单相位点电路的装置和方法与流程

本发明的实施例涉及电子电路，更具体地涉及点电路(spotcircuit)。

背景技术：

点电路或点移动级可用于各种各样的应用中。

在一个示例中，分频器包括以环形电连接的点电路，以及分频器用于对输入时钟信号进行分频以生成输出时钟信号。每个点电路可操作以将点(其可使用逻辑一或零来表示)传递或移动到环中的下一点电路。基于输入时钟信号的定时，点从一个点电路前进到下一个，并且基于点围绕环移动所花费的时间来产生输出时钟信号。

分频器又可用于各种应用中，诸如在锁相环(pll)或频率合成器中。例如，pll可以使用分频器来划分可控振荡器的输出，以生成由相位频率检测器(pfd)使用的反馈时钟信号。

技术实现要素：

在一个方面，提供一种点分离器。所述点分离器包括两个或更多个点电路，在环中电连接并且包括具有点输入、点输出和时钟输入的第一单相点电路。第一单相点电路包括第一极性的第一输入场效应晶体管(fet)以及电连接在第一电源节点和信号节点之间，并且第一fet的栅极电连接到点输入。第一单相点电路还包括与第一极性相反的第二极性的第一时钟fet，第二极性的第二输入fet和与信号节点和第二电源节点之间的第一时钟fet电串联连接，第一极性的第二时钟fet，第一极性的输出fet，并且在第一电源节点和点输出之间与第二时钟fet电串联连接。另外，第一时钟fet的栅极和第二时钟fet的栅极电连接到时钟输入，所述输出fet的栅极电连接到所述信号节点。

在某些实施方式中，第一单相点电路还包括第二类型的反馈fet，并且包括电连接到光点输出的栅极，电连接到点输入的漏极，以及电连接到第二电源节点的源极。

在一些实施方式中，时钟输入经配置以接收时钟信号，且当光点存在于光点输入处时，第一单相点电路将光点保持约时钟信号的一个周期。

在多个实施方式中，两个或更多个点电路仅使用单个时钟信号相位在环周围传播点。

在多个实施方式中，第一极性是p型，第二极性是n型。在一些实施方式中，时钟输入被配置为接收时钟信号，并且当光点输入为逻辑高时，第一单相点电路被配置为响应于时钟信号的下降沿控制光点输出逻辑高。根据多个实施方式，当光点输入为逻辑低时，第一单相点电路不管时钟信号的状态如何都不控制光点输出。

在某些实施方式中，第一极性是n型，第二极性是p型。在多个实施方式中，时钟输入被配置为接收时钟信号，并且当点输入为逻辑低时，第一单相点电路被配置为响应于时钟的上升沿控制光点输出逻辑低信号。

在多个实施方式中，电连接在环中的两个或更多个点电路包括至少三个单相点电路。

在一些实施方式中，光点分离器进一步包括光点去除电路，其包括电连接到第一单相点电路的光点输出的光点输出和选择性地从环提供光点到分割器输出的光点输出。根据某些实施方式，点分配器还包括外部分配器电路，其被配置为控制当光点去除电路将点从环提供到分配器输出时的定时。在多个实施方式中，外部分频器电路包括以级联方式电连接的两个或更多个外部点电路。

在各种实施方式中，第一单相点电路还包括被配置为初始化第一单相点电路的状态的复位输入或置位输入中的至少一个。

在另一方面，提供了一种时间-数字转换器。时间-数字转换器包括两个或更多个点电路，其包括以级联方式电连接并且包括具有点输入，点输出和时钟输入的第一单相点电路。第一单相点电路包括第一极性的第一输入场效应晶体管(fet)，与第一极性相反的第二极性的时钟fet，第二极性的第二输入fet和第一极性的输出fet。第一fet电连接在第一电源节点和信号节点之间，并且第一fet的栅极电连接到点输入。第一单相点电路还包括与第一极性相反的第二极性并电连接到时钟输入的时钟fet。第二输入fet是第二极性的并且在信号节点和第二电源节点之间与时钟fet电串联连接，并且输出fet是第一极性的并且电连接在第一电源节点和点输出之间。另外，输出fet的栅极电连接到信号节点。

在一些实施方式中，时钟输入经配置以接收脉冲信号，且所述两个或两个以上点电路经配置以响应于脉冲信号的第一边缘而传播点信号且停止将点信号传播响应于所述脉冲信号的第二边缘。

在多个实施方式中，第一单相点电路还包括第一极性的缓冲输出fet，并且包括电连接到信号节点的栅极和电连接到缓冲输出的漏极。

在多个实施方式中，第一单相点电路还包括第一极性的读取fet，并且与第一电源节点和缓冲输出之间的缓冲输出fet串联电连接，缓冲输出fet包括栅极其接收被配置为当点信号从点输入传播到点输出时禁止缓冲输出改变状态的读取信号。

在本公开的另一方面，提供了一种使用单个时钟信号相位来移动光点的方法。该方法包括提供点信号到单相点电路的点输入，提供在第一逻辑电压和第二逻辑电压之间变化的单相时钟信号到单相点电路的时钟输入，当所述点信号具有所述第一逻辑电压时阻止所述点信号到所述单相点电路的点输出的传输，当数据输入具有第二逻辑电压时，响应于单相位时钟信号的时钟沿，将数据信号发送到单相点电路的数据输出。

在一些实施方式中，所述方法进一步包含在将点信号传输到点输出之后，在时钟边沿的时钟周期期间将单相点电路的点输入控制到第一逻辑电压。

在另一方面，提供了一种电子电路。电子电路包括多个光点移动级，被配置为基于单相位时钟信号的定时移动由逻辑高值表示的光点。多个光点移动级包括第一光点移动级和第二光点移动级。第一光点移动级包括第一光点输入，第一光点输出和第一多个fet，其被配置为基于第一光点输入的逻辑值和单相时钟信号的定时选择性地控制第一光点输出。第二点移动级包括电连接到第一点输出的第二点输入，第二点输出和配置成基于第二点输入的逻辑值和时序选择性地控制第二点输出的第二多个fet的单相时钟信号。另外，当第一点输入具有指示点的存在的逻辑高值时，第一多个fet响应于单相时钟信号的下降沿将第一点输出控制到逻辑高值。此外，当第一点输入具有逻辑低值时，第一多个fet不控制第一点输出。

在一些实施方式中，第一点移动级还包括反馈元件，其被配置为响应于第一点输出从逻辑低值转换到逻辑高值而将第一点输入控制到逻辑低值。在多个实施方式中，第一光点移动级被配置为使得光点在第一光点输入处存在大约单相时钟信号的完整时钟周期。

在各种实施方式中，当第二点输入具有逻辑高值时，第二多个fet响应于单相时钟信号的下降沿将第二点输出控制到逻辑高值，并且当第二点输出点输入具有逻辑低值，第二多个fet不控制第二点输出。

在多个实施方式中，所述多个光点移动级以环形电连接，并且所述多个光点移动级被配置为基于在环周围移动光点所花费的时间来产生分频时钟信号，时钟信号具有比单相时钟信号低的频率。

在多个实施方式中，第一多个fet包括时钟n型场效应晶体管(nfet)，在信号节点和第一电源节点之间与时钟nfet串联连接的输入nfet，连接在第二电源节点和信号节点之间的p型场效应晶体管(pfet)，时钟pfet和与第二电源节点和第一点输出之间的时钟pfet电串联连接的输出pfet。另外，时钟nfet的栅极和时钟pfet的栅极接收单相时钟信号，输出pfet的栅极连接到信号节点，并且输入pfet的栅极和输入nfet的栅极连接到第一点输入。

在多个实施方式中，多个点移动级以级联方式电连接，并且多个点移动级被配置为生成单相时钟信号的脉冲的持续时间的数字表示。

根据一些实施方式，第一多个fet包括时钟nfet，与信号节点和第一电源节点之间的时钟nfet串联连接的输入nfet，连接在第二电源节点和信号之间的输入pfet节点，以及电连接在第二电源节点和第一光点输出之间的输出pfet。另外，时钟nfet的栅极接收单相时钟信号，输出pfet的栅极连接到信号节点，并且输入pfet的栅极和输入nfet的栅极连接到第一点输入。

在另一方面，提供了一种电子电路。电子电路包括多个光点移动级，被配置为基于单个相位时钟信号的定时移动由逻辑低值表示的光点。多个光点移动级包括第一光点移动级和第二光点移动级。第一光点移动级包括第一光点输入，第一光点输出和第一多个fet，其被配置为基于第一光点输入的逻辑值和单相时钟信号的定时选择性地控制第一光点输出。第二点移动级包括电连接到第一点输出的第二点输入，第二点输出和配置成基于第二点输入的逻辑值和时序选择性地控制第二点输出的第二多个fet的单相时钟信号。当第一点输入具有指示点的存在的逻辑低值时，第一多个fet响应于单相时钟信号的上升沿将第一点输出控制为逻辑低值。另外，当第一点输入具有逻辑高值时，第一多个fet不控制第一点输出。

在一些实施方式中，第一点移动级还包括反馈元件，其被配置为响应于第一点输出从逻辑高值转换到逻辑低值而将第一点输入控制到逻辑高值。在多个实施方式中，第一光点移动级被配置为使得光点在第一光点输入处存在大约单相时钟信号的完整时钟周期。

在各种实施方式中，当第二点输入具有逻辑低值时，第二多个fet响应于单相时钟信号的上升沿将第二点输出控制为逻辑低值，并且当第二点输出点输入具有逻辑高值，则第二多个fet不控制第二点输出。

在多个实施方式中，多个点移动级以环形电连接，所述多个点移动级被配置为基于移动环周围所需的时间产生分频时钟信号，分割的时钟信号具有比单相时钟信号低的频率。

在某些实施方式中，第一多个fet包括连接在第一电源节点和信号节点之间的输入nfet，时钟pfet，与信号节点和第二电源节点之间的时钟pfet串联连接的输入pfet，时钟nfet和与第一电源节点和第一点输出之间的时钟nfet串联电连接的输出nfet。另外，时钟pfet的栅极和时钟nfet的栅极接收单相时钟信号，输出nfet的栅极连接到信号节点，并且输入nfet的栅极和输入pfet的栅极连接到第一点输入。

在一些实施方式中，多个点移动级以级联方式电连接，并且多个点移动级被配置为生成单相时钟信号的脉冲的持续时间的数字表示。根据某些实施方式，多个点移动级包括8到1024个点移动级。

在另一方面，提供了点移动电路级。所述点移动电路级包括被配置为接收点信号的点输入，所述点信号在光点存在时具有第一逻辑值，并且在所述光点不存在时具有第二逻辑值，单相时钟输入被配置为接收信号相位时钟信号在第一逻辑值和第二逻辑值之间变化，光点输出；以及多个fet，被配置为基于光点输入的逻辑值和单相时钟信号的定时来选择性地控制光点输出。另外，当点输入具有第一逻辑值时，多个fet响应于单相时钟信号从第一逻辑值到第二逻辑值的转变而将点输出控制到第一逻辑值。此外，当点输入具有第二逻辑值时，多个fet不控制光点输出。

在一些实施方式中，点移动电路级在时间-数字转换器中实现。

在各种实施方式中，点移动电路级在分频器中实现。

在多个实施方式中，点移动电路级还包括反馈元件，其被配置为响应于点输出从第二逻辑值转换到第一逻辑值而将点输入控制到第二逻辑值。

在另一方面，提供了一种分离器。分离器包括以环形电连接的多个光点移动级和光点去除电路。当在环中存在点信号时，多个光点移动级基于单相时钟信号的定时在环周围传播点信号。多个光点移动级包括第一光点移动级，其包括用于接收光点信号的光点输入和用于通过光点信号的光点输出。另外，光点去除电路包括电连接到第一光点移动级的光点输出的输入。光点去除电路被配置为基于光点去除控制信号的状态选择性地从环中去除光点信号。所述光点去除电路还包括提供具有与从所述环去除所述光点信号的速率相对应的频率的分频时钟信号的输出。

在某些实施方式中，光点移除控制信号可操作以控制点信号围绕环传播的圈数。

在各种实施方式中，分离器进一步包括经配置以产生光点移除控制信号的外部分频器电路。在多个实施方式中，外部分频器电路包括以级联方式电连接的两个或更多个点移动级。在若干实施方式中，多个点移动级被配置为生成控制外部分频器电路的定时的圈时钟信号，并且圈时钟信号具有对应于由点信号传播围绕环。

在一些实施方式中，分离器还包括配置为选择性地将点信号插入环中的点插入电路。

在某些实施方式中，第一点移动级还包括电连接在点输出和点输入之间的反馈元件，反馈元件可操作以响应于点信号的存在而从点输入清除点信号现场输出。

在多个实施方式中，第一点移动级包括时钟nfet、在信号节点和第一电源节点之间与时钟nfet串联连接的输入nfet、连接在第二电源节点和第一电源节点之间的输入pfet、信号节点、时钟pfet和与第二电源节点和点输出之间的时钟pfet电串联连接的输出pfet。另外，时钟nfet的栅极和时钟pfet的栅极接收单相时钟信号，输出pfet的栅极连接到信号节点，并且输入pfet的栅极和输入nfet的栅极连接到点输入。

在一些实施方式中，第一点移动级包括连接在第一电源节点和信号节点之间的输入nfet，时钟pfet，与信号节点和第二电源节点之间的时钟pfet串联连接的输入pfet，时钟nfet和与第一电源节点和第一点输出之间的时钟nfet串联电连接的输出nfet。另外，时钟pfet的栅极和时钟nfet的栅极接收单相时钟信号，输出nfet的栅极连接到信号节点，并且输入nfet的栅极和输入pfet的栅极连接到第一点输入。

在某些实施方式中，多个点移动级包括至少三个点移动级。

在另一方面，提供了一种分频方法。该方法包括：基于单相时钟信号的定时，围绕多个光点移动级的环传播点信号；使用基于光点移除控制信号的点移除电路从环中选择性地移除点信号；以及生成使用所述光点去除电路的分频时钟信号，所述分频时钟信号具有与从所述环去除所述光点信号的速率相对应的频率。

在一些实施方式中，该方法还包括使用电移除控制信号来控制光点信号围绕环传播的圈的数量。

在各种实施方式中，所述方法进一步包括使用包括以级联电连接的两个或两个以上点移动级的外部分频器电路产生点移除控制信号。

在多个实施方式中，该方法还包括基于点信号围绕环传播圈所花费的时间来生成圈时钟信号。根据一些实施方式，该方法还包括使用外部分频器电路生成光点去除控制信号，以及使用圈时钟信号来控制外部分频器电路的定时。

在一些实施方式中，该方法还包括使用点插入电路将点信号插入环中。

根据某些实施方式，该方法还包括使用多个光点移动级中的至少一个来保持点信号约单个相位时钟信号的完整时钟周期。

附图说明

图1是根据一个实施例的真单相(tsp)点分离器的示意图。

图2a-2e是根据各种实施例的tsp点电路的示意图。

图3a是图1的tsp点分割器的模拟波形的图的一个示例。

图3b是图1的tsp点分割器的模拟波形的曲线图的另一示例。

图4是根据另一实施例的tsp点分割器的示意图。

图5是根据一个实施例的时间-数字转换器(tdc)的示意图。

图6是tdc点电路的一个实施例的示意图。

具体实施方式

实施例的以下详细描述呈现了本发明的具体实施例的各种描述。然而，本发明可以以由权利要求限定和涵盖的多种不同方式来实施。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。

分频器可以包括在高速锁相环(pll)，时钟分配电路，频率变换器和/或其他电路中，以提供时钟信号的分频。分频器的速度和功率性能对于各种应用是重要的。例如，在频率合成器应用中，分频器的性能可以影响合成器的功率，频率和/或相位噪声规格。

点分离器可以包括在环中电连接的两个或更多个点电路。每个点电路将光点(例如，逻辑1)传递或移动到环中的下一个点电路。基于输入时钟信号的定时，点从一个点电路前进到下一个，并且点分割器基于光点围绕环移动所花费的时间来生成输出时钟信号。点分离器和点电路的附加细节可以如2012年10月12日公布的题为“frequencydivider”的共同拥有的美国专利no.7,812,648中所描述的，其全部公开内容通过引用并入本文。

点分离器相对于其他类型的分频器提供了各种各样的优点。例如，点分离器基本上比常规互补金属氧化物半导体(cmos)分频器更快。另外，相对于电流模式逻辑(cml)和/或基于预分频器的分频器，点分离器可以具有更低的功率消耗和/或表现出更好的相位噪声性能。

使用多个时钟信号相位(诸如非反相时钟信号和反相时钟信号)操作的点电路来实现某些点分离器，以移动光点。然而，使用多个时钟信号相位操作点分压器可以限制点分压器的最大工作频率。

例如，可以实现多相点电路以在非反相时钟信号为逻辑高并且反相时钟信号逻辑低时保持光点，并且当非反相时钟信号逻辑低时移动光点并且反相时钟信号逻辑高。当使用这种多相点电路实现点分离器时，每个多相点电路可以保持该点约半个时钟周期。在高工作频率下，多相点电路可能没有足够的时间在半个时钟周期中正常工作，因此可能限制点分压器的最大工作频率。相反，单相点电路可以保持大约整个时钟周期的光点。通过在时钟周期的较长持续时间保持该点，单相点电路以松弛的时序约束操作。因此，单相点电路可以以较短的最小时钟周期和相对于多相点电路的相应较高的最大工作频率工作。

因此，需要能够仅使用一个时钟信号相位来操作并且可以满足严格的性能规范，包括与频率，功率和/或相位噪声相关联的那些的点电路。

能够仅使用一个时钟信号相位操作的点分离器在本文中可以被称为单相或真单相(tsp)点分离器。另外，能够仅使用一个时钟信号相位进行操作的点电路在本文中可以被称为单相或tsp点电路。

与使用两个或更多个时钟信号相位(例如，非反相时钟信号和反相时钟信号)操作的点分离器相比，tsp点分离器可以更小和/或更快。

例如，多相点分离器可以包括使用不同时钟信号相位操作的光点级的互补对。例如，光点级的特定互补对可以包括用6个晶体管实现的并且使用非反相时钟信号操作的第一点级和利用6个晶体管实现的并且使用反相时钟信号操作的第二点级。这样的光点级的互补对可以包括12个晶体管并且使用两个时钟信号相位来操作。相比之下，本文中的某些tsp点电路包括7个晶体管并且使用单个时钟信号相位来操作。因此，tsp点分离器相对于多相点分离器可以具有更少的晶体管和更低的时钟电容，并且可以在更高频率下操作，同时仍然保持低相位噪声。

另外，相对于使用多个时钟信号相位和多个对应的时钟缓冲器操作的多相点分离器，tsp点分离器可以使用较少数量的时钟缓冲器来操作。因此，本文的教导可用于相对于多相点分离器实施方案消除用于额外时钟信号相位的时钟缓冲器。

图1是根据一个实施例的tsp点分离器100的示意图。tsp点分离器100包括反相器102、第一tsp点电路104、第二tsp点电路106和第三tsp点电路108。tsp点分离器100接收单相时钟信号clkin和复位信号reset，并产生输出时钟信号clkout。

tsp点电路104、106、108各自具有数据输入din、数据输出out和时钟输入clkb。第一tsp点电路104另外包括设置输入sb，而第二和第三tsp点电路106、108每个额外地包括复位输入rst。如图1所示，复位信号reset被提供给第二和第三tsp点电路106、108的复位输入rst以及反相器102的输入。反相器102还包括提供反相的复位信号reset到第一tsp点电路104的置位输入sb。

tsp点电路104、106、108在环中电连接。例如，第一tsp点电路104的数据输出端out在信号节点va处电连接到第二tsp点电路106的数据输入端din，第二tsp点电路106的数据输出端out电连接到在信号节点vb处的第三tsp点电路108的数据输入din，以及第三tsp点电路108的数据输出out在信号节点vc处电连接到第一tsp点电路104的数据输入din形成环。如图1所示，从信号节点vc提供输出时钟信号clkout。

尽管示出了包括三个tsp点电路的tsp点分离器，但是本文的教导适用于包括更多或更少的tsp点电路的配置。此外，可以使用一个或多个tsp点电路和一个或多个多相点电路的组合来实现点分离器，诸如在美国专利no.7,812,648中公开的那些，其通过引用整体并入本文。

如图1所示，tsp点电路104、106、108中的每一个在相应的时钟输入clkb处接收单相时钟信号clkin。所示的tsp点分离器100可操作用于将单相时钟信号clkin的频率除以因子3。因此，输出时钟信号clkout的频率可以比输入时钟信号clkout的频率小约三分之一。然而，通过将tsp点分离器100配置为包括更多或更少的tsp点电路，可以获得期望的分频因子。

tsp点分离器100已经被配置为与状态初始化或复位功能一起操作。特别地，在所示实施例中，复位输入reset可以是脉冲的，以将第一tsp点电路104设置为“1”状态，将第二tsp点电路106复位为“0”状态，并且将第三tsp点电路108变为“0”状态。通过以这种方式重置tsp点分离器100，可以初始化第一tsp点电路104以开始保持光点。例如，复位输入reset的逻辑脉冲可以迫使信号节点va、vb和vc处的逻辑电平分别为高、低和低。实现tsp点分离器以包括复位功能可以确保正确的电路操作和/或帮助生成具有已知相位的输出时钟信号。

虽然示出了复位功能的一个示例，但是点分离器可以以各种各样的方式复位。例如，点分离器的tsp点电路中的一个或多个可以包括设置和/或复位输入，包括例如同步或异步和/或使用非反相或反相逻辑极性操作的输入。

在所示实施例中，光点对应于逻辑1，其基于输入时钟信号clkin的定时围绕环移动。然而，其他实施方式也是可能的，例如其中光点对应于围绕点电路环移动的逻辑零的配置。

tsp点电路104、106、108各自接收具有两个逻辑电平(高或低)中的一个的数据输入逻辑信号。此外，响应于特定时钟周期的时钟边沿，tsp点电路104、106、108操作以发送对应于该点的第一逻辑电平并且阻挡互补逻辑电平。例如，在复位逻辑脉冲之后，第二tsp点电路106可以响应于第一tsp点电路106的第一时钟沿，将点(对应于逻辑高信号，在该示例中)从信号节点va动态地传输到信号节点vb。第一时钟周期。同样在第一时钟周期期间，第一和第三tsp点电路104、108可以阻止最初在信号节点vb和vc处的逻辑低信号的传输。以这种方式，在第一时钟周期期间将信号节点va处的光点发送到信号节点vb。在第一时钟周期之后的第二时钟周期期间，可以通过第三tsp点电路108以类似的方式将信号节点vb处的光点发送到信号节点vc。

tsp点电路104、106、108每个还可以包括反馈元件，以使特定tsp点电路的数据输入在将点传递到环中的下一个tsp点电路之后被重置为其互补逻辑电平。例如，在第一时钟周期期间，当光点(在该示例中为逻辑高信号)从信号节点va处的数据输入传输到信号节点vb处的数据输出时，第二tsp点电路106可以使逻辑电平或状态在信号节点va处经由第二tsp点电路的反馈元件改变为逻辑低。在第二连续时钟周期期间，第三tsp点电路108可以使信号节点vb处的高状态在光点被传递到信号节点vc之后返回到低状态。

在所示实施例中，光点每三个时钟周期返回到发起信号节点。例如，在第一时钟周期之后移动到信号节点vb的光点在第四时钟周期之后返回到信号节点vb。因此，在本实施例中，节点vb处的点信号的频率被观察为输入时钟信号clkin的频率的三分之一。类似地，节点va和vc处的频率也约为输入时钟信号clkin的频率的三分之一。然而，tsp点分离器可以在环中包括更多或更少的tsp点电路以提供期望的频率分量。

尽管关于发射具有逻辑高电平或状态的光点描述tsp点分离器100，但tsp点分离器100还可经配置以发射具有逻辑低状态的光点。此外，更多或更少的tsp点电路可以在环中电连接，以提供具有除三个之外的分频因子的分频器。例如，两个tsp点电路可以在环路中电连接以形成二分频分频器。类似地，四个tsp点电路可以在环路中电连接以形成除以四的分频器。

tsp点分离器100的额外细节可如先前所描述。

图2a-2e是根据各种实施例的tsp点电路的示意图。

图2a是根据一个实施例的tsp点电路200的示意图。tsp点电路200包括第一或输入级201和第二或输出级203。第一级201包括输入pmos或第一输入fet202，时钟nmos或第一时钟fet206以及输入nmos或第二输入fet212。另外，第二级203包括时钟pmos或第二时钟fet204和输出pmos或输出fet208。tsp点电路200还包括复位nmos或复位fet210和反馈nmos或反馈fet214。

尽管示出了使用金属氧化物半导体(mos)晶体管的一个具体实施例，但是本教导可应用于使用其它类型的场效应晶体管(fet)的配置。

输入pmos202具有电连接到第一电源节点vdd的源极和电连接到第一信号节点v1的漏极。时钟nmos206和输入nmos212串联电连接在第一信号节点v1和第二电源节点vss之间。时钟nmos206具有电连接到第一信号节点v1的漏极和电连接到输入nmos212的漏极的源极。输入nmos212的源极电连接到第二电源节点vss。数据输入或点输入din电连接到输入pmos202的栅极和输入nmos212的栅极，而时钟输入clkb电连接到时钟nmos206的栅极。

时钟pmos204和输出pmos208串联电连接在第一电源节点vdd和数据输出或光点输出out之间。时钟pmos204具有电连接到第一电源节点vdd的源极和电连接到输出pmos208的源极的漏极。数据输出out电连接到输出pmos208的漏极。输出pmos208电连接到第一信号节点v1，并且时钟pmos204的栅极电连接到时钟输入clkb。

复位nmos210具有电连接到数据输入din的漏极，电连接到第二电源节点vss的源极和电连接到复位输入rst的栅极。反馈nmos214具有电连接到数据输入din的漏极，电连接到第二电源节点vss的源极和电连接到数据输出out的栅极。

第二级203可以在第一电源节点vdd与数据输出out之间提供低阻抗，或者提供高阻抗，以便使数据输出out与第一电源节点vdd电绝缘。当数据输入din接收到逻辑低输入信号时，输入pmos202导通并导通，使得第一信号节点v1被控制为逻辑高电平。继而，输出pmos208被关断，使得第二级203使数据输出out与第一电源节点vdd电绝缘。因此，无论时钟输入clkb处的时钟信号的状态如何，当数据输入din接收到具有逻辑低电平(指示在数据输入din处不存在光点)的输入信号时，第二级203提供数据输出out和第一电源节点vdd之间的高阻抗。

然而，当数据输入din接收到具有逻辑高电平(指示在数据输入din处存在光点)的输入信号时，tsp点电路200可以从数据输入din动态地传输逻辑高电平响应于时钟信号的下降沿而输出到数据输出out。因此，在本实施例中，在时钟信号的下降沿，光点从数据输入din传递到数据输出out。

例如，当光点存在时，数据输入端din和时钟输入端clkb在时钟信号上升之后都可以具有高逻辑电平。因此，响应于时钟信号的上升沿，通过输入nmos212和时钟nmos206从第二电源节点vss到第一信号节点v1提供低阻抗路径，从而导通输出pmos208。当时钟信号此后下降时，时钟pmos204导通，并且提供从第一电源节点vdd到输出节点out的低阻抗路径，从而将数据输出out拉高。因此，tsp点电路200响应于时钟信号的下降沿将光点从数据输入din传递到数据输出out。

此外，所示实施例有利地包括反馈nmos214，其在光点到达数据输出out时从数据输入din清除光点。特别地，反馈nmos214响应于数据输出out的上升沿而导通，从而提供从第二电源节点vss到数据输入din的低阻抗路径并且清除来自数据输入din的光点。

因此，反馈nmos214相对于图1所示的实施例作为反馈元件操作。在下降时钟边沿使数据输出out转变到逻辑高电平之后，数据输出out控制反馈nmos214使得反馈nmos214导通。反过来，数据输入din由反馈nmos214充电到逻辑低电平，从而从数据输入din去除点。以这种方式，在单个时钟周期期间，tsp点电路200在数据输入din处将逻辑高电平传输到数据输出out，然后将数据输入din充电到逻辑低电平。

因此，所示的tsp点电路200保持大约一个时钟周期的光点。保持该点大约一个时钟周期可以放松相对于其中光点仅保持仅一个时钟周期的一小部分的配置的定时约束。例如，某些多相点电路可以保持大约半个时钟周期的光点。tsp点电路200可以相对于这样的多相点电路以较短的最小时钟周期和对应的较高的最大工作频率进行操作。

在一个实施例中，当在1ghz上操作时，tsp点电路保持在时钟周期的80％和100％之间的点。与保持在时钟周期的40％和60％之间的点的点电路相比，这又可以有利地简化或放松使用tsp点电路的设计；更重要的是，可以允许改进的时钟速率。例如，与保持时钟周期的40％和60％之间的点的点电路相比，保持时钟周期的80％和100％之间的点的tsp点电路可以以30％的更快的性能操作。

所示的tsp点电路200还包括复位nmos210，其可以用于通过从数据输入din清除光点来异步复位tsp点电路200。虽然所示的配置包括复位nmos210，但是其他配置也是可能的。例如，在另一实施例中，可以省略复位nmos210。在另一实施例中，复位nmos210与时钟fet串联以提供同步复位。在又一个实施例中，以其他方式提供设置和/或重置功能，例如通过使用异步集和/或同步集。

tsp点电路200的额外细节可如先前所描述。

图2b是根据另一实施例的tsp点电路220的示意图。图2b的tsp点电路220类似于图2a的tsp点电路200，除了tsp点电路220省略复位nmos210以有利于包括设置pmos216。

如图2b所示，集合pmos216具有电连接到第一电源节点vdd的源极，电连接到数据输出out的漏极和接收置位信号sb的栅极。当在pmos216的栅极处的置位信号sb逻辑低时，集合pmos216提供将数据输出out充电到逻辑高电平的设置功能。

tsp点电路220的额外细节可如先前所描述。

图2c是根据另一实施例的tsp点电路230的示意图。图2c的tsp点电路230类似于图2a的tsp点电路200，除了时钟pmos204和输出pmos208的串联中的顺序在图2c所示的实施例中相对于实施例如图2a所示相反。特别地，图2c的时钟pmos204包括电连接到数据输出out的漏极和电连接到输出pmos208的漏极的源极，并且图2c的输出pmos208包括电连接到第一电源节点vdd。

反转时钟pmos204和输出pmos208的串联中的顺序可以通过响应于下降的时钟边沿减小将光点从数据输入din传递到数据输出out的延迟来增加操作速度。然而，以这种方式配置tsp点电路230也增加了时钟馈通。

tsp点电路230的额外细节可如先前所描述。

图2d是根据另一实施例的tsp点电路240的示意图。图2d的tsp点电路240类似于图2a的tsp点电路200，除了tsp点电路240还包括与时钟nmos206串联电连接的使能nmos242和在第一信号节点v1和第二电源节点vss。在所示实施例中，使能nmos242具有电连接到输入nmos212的源极的漏极，电连接到第二电源节点vss的源极以及电连接到使能输入en的栅极。

使能nmos242向tsp点电路240提供使能功能，使得使能nmos242在使能输入en为高时启用电路操作，且在使能输入en为低时禁用电路操作。例如，如图2d所示，使能nmos242在第一信号节点v1和第二电源节点vss之间的第一级201的电路径中操作。当使能输入en逻辑低时，使能nmos204截止并操作开路，该开路防止第一级201响应于时钟信号的上升沿导通输出pmos208。相反，当使能输入en为高时，使能nmos242将输入nmos212的源极电连接到第二电源节点vss，从而使能操作。

tsp点电路240的额外细节可如先前所描述。

图2e是根据另一实施例的tsp点电路250的示意图。tsp点电路250包括第一或输入级251和第二或输出级253。第一级251包括输入nmos或第一输入fet262，时钟pmos或第一时钟fet258，以及输入pmos或第二输入fet254。此外，第二级253包括时钟nmos或第二时钟fet264以及输出nmos或输出fet260。tsp点电路250还包括复位pmos或复位fet252和反馈pmos或反馈fet256。

图2e的tsp点电路250示出了使用使用逻辑零表示的点来操作的tsp点电路的一个实施例。图2e的tsp点电路250对应于图2a的tsp点电路的互补实现，其中晶体管的极性反转，并且第一和第二电源节点被翻转。如本领域普通技术人员将理解的，具有逻辑低点的图2b-2d的tsp点电路的互补实现也可以以类似的方式实现。

图2e的tsp点电路250的逻辑操作可以与图2a的tsp点电路200的逻辑操作互补。例如，类似于图2a的tsp点电路200，图2e的tsp点电路250可以传输光点。然而，与传输具有逻辑高状态的点的tsp点电路200相反，tsp点电路250传输具有逻辑低状态的点。另外，图2e的tsp点电路250在时钟输入clk上接收的时钟信号的上升沿上将来自数据输入dinb的点发送到数据输出out。相反，图2a的tsp点电路200在时钟信号的下降沿上发送光点。

因此，图2e的tsp点电路250与图2a的tsp点电路200的tsp点电路250互补。图2e的tsp点电路250包括相对于图2a的tsp点电路200反向或翻转的相反器件极性的晶体管和电源节点。

如图2e所示，输入nmos262具有电连接到第一电源节点vss的源极和电连接到第一信号节点v1的漏极。另外，输入pmos254和时钟pmos258串联电连接在第一信号节点v1和第二电源节点vdd之间。时钟pmos258具有电连接到第一信号节点v1的漏极和电连接到输入pmos254的漏极的源极。输入pmos254的源极电连接到第二电源节点vdd。数据输入或点输入dinb电连接到输入nmos262的栅极和输入pmos254的栅极，并且时钟输入clk电连接到时钟pmos258的栅极。

输出nmos260和时钟nmos264串联电连接在第一电源节点vss和数据输出或光点输出out之间。nmos264具有电连接到第一电源节点vss的源极和电连接到输出nmos260的源极的漏极。数据输出out电连接到输出nmos260的漏极。输出nmos260电连接到第一信号节点v1，并且时钟nmos264的栅极电连接到时钟输入clk。

复位pmos252具有电连接到数据输入dinb的漏极，电连接到第二电源节点vdd的源极和电连接到复位输入rstb的栅极。反馈pmos256具有电连接到数据输入dinb的漏极，电连接到第二电源节点vdd的源极和电连接到数据输出out的栅极。

当数据输入dinb接收到逻辑高输入信号(指示在数据输入dinb处不存在光点)时，输入nmos262导通，使得第一信号节点v1为逻辑低。继而，输出nmos260截止以作为开路操作，使得第二级253使数据输出out与第一电源节点vss电绝缘。因此，无论时钟输入clk处的时钟信号的状态如何，当数据输入dinb接收到具有逻辑高电平的输入信号时，第二级253在数据输出out和第一电源节点vss之间提供高阻抗。

然而，当数据输入dinb接收到具有逻辑低电平(指示在数据输入dinb处存在光点)的输入信号时，tsp点电路250可以从数据输入din动态地传输逻辑低电平响应于时钟信号的上升沿到数据输出端out。因此，在本实施例中，在时钟信号的上升沿，光点从数据输入端dinb传递到数据输出端out。

例如，当光点存在时，数据输入dinb和时钟输入clk在时钟信号下降之后都可以具有低逻辑电平。因此，响应于时钟信号的下降沿，通过输入pmos254和时钟pmos258从第二电源节点vdd向第一信号节点v1提供低阻抗路径，从而导通输出nmos260。当时钟信号此后上升时，时钟nmos264导通，并且提供从第一电源节点vss到输出节点out的低阻抗路径，从而将数据输出out拉低。因此，tsp点电路250响应于时钟信号的上升沿将点从数据输入dinb传递到数据输出out。

反馈pmos256作为反馈元件操作。具体地，在上升时钟边沿使数据输出out转变到逻辑低电平之后，反馈pmos256导通以将数据输入dinb充电到逻辑高电平，从而从输入清除该点。

通过向复位输入rstb提供脉冲，复位pmos252可用于将数据输入dinb复位到逻辑高电平，从而从输入清除该点。

tsp点电路250的额外细节可如先前所描述。

图3a是图1的tsp点分离器100的模拟波形的图300的一个示例。图300包括具有上升和下降时钟边沿的单相时钟输入信号波形302。另外，图300包括分别对应于tsp点分割器100的信号节点va，vb和vc处的波形的第一点信号波形304，第二点信号波形306和第三点信号波形308。

如图3a所示，图1的每个tsp点电路104，106，108保持大约一个时钟周期的光点。另外，图1的tsp点电路响应于下降的时钟边沿移动光点。

例如，如图3a所示，第一点信号波形304响应于第一时钟周期的第一下降时钟沿311而转变到逻辑高状态。在信号节点va处的第一点信号波形304达到逻辑高电平之后，在第一时钟周期期间，信号节点vc处的第三点信号波形308转变为逻辑低电平。第三点信号波形308到逻辑低状态的转变对应于图1的第一tsp点电路104的将信号节点vc充电到逻辑低电平的反馈元件。

类似地，第二点信号波形306响应于第二时钟周期的第二下降时钟沿312而转变到逻辑高状态。此后，在第二时钟周期期间，第一点信号波形304转变为逻辑低电平。这对应于第二tsp点电路106将信号节点vb充电到逻辑高电平时，并且此后通过反馈元件将信号节点va充电到逻辑低电平。

此外，第三点信号波形308响应于第三时钟周期的第三下降时钟沿313而转变到逻辑高状态。此后，在第三时钟周期期间，第三点信号波形308转变到逻辑低电平。这对应于当第三tsp点电路108将信号节点vc充电到逻辑高电平时，并且此后通过反馈元件将信号节点vb充电到逻辑低电平。

图3b是图1的tsp点分割器100的模拟波形的曲线310的另一示例。曲线310包括叠加在彼此之上的图3a的点信号波形304，306，308的一部分。如关于图3a所讨论的，每个点信号波形304，306，308保持在光点状态大约一个时钟周期。此外，每个光点重叠，使得在其先前的光点转变到逻辑低之前，连续光点改变到光点状态，逻辑高状态。例如，如图3b所示，信号节点va处的点信号波形304在信号节点vc处的点信号波形308下降到逻辑低状态之前上升到逻辑高状态。

虽然图3a和3b示出了图1的点分割器100的模拟波形的两个示例，但是其他结果也是可能的。例如，点分离器的操作可以随着实现和/或应用而变化。

图4是根据另一实施例的tsp点分离器400的示意图。tsp点分离器400包括外部分离器电路401，其包括第一外部tsp点电路411，第二外部tsp点电路412，第三外部tsp点电路413和多路复用器(mux)418。tsp点分离器400进一步包括内部分频器电路403，其包括第一内部tsp点电路421，第二内部tsp点电路422，第三内部tsp点电路423，点负载tsp点电路424和点去除tsp点电路425。

尽管所示的外部分频器电路401包括三个tsp点电路和一个多路复用器，但是其它配置也是可能的。例如，外部分频器电路401可以包括更多或更少的tsp点电路以实现期望的分频因子。在另一实施例中，外部分频器电路省略tsp点电路以有利于使用复杂逻辑实现外部分频器。另外，虽然所示的输入分压器电路403包括环形的三个内部tsp点电路，一个点加载tsp点电路和一个点移除tsp点电路，但是其它配置也是可能的。例如，输入分频器电路402可以包括更多或更少的环形内tsp点电路和/或可以包括点加载，光点移除和/或状态初始化的其他配置。

每个tsp点电路具有数据输入d，数据输出q和时钟输入。第二内部tsp点电路422还包括使能输入，并且点去除tsp点电路425还包括使能条输入。

外部tsp点电路411-413以级联方式电连接。第一外部tsp点电路411的数据输出q电连接到第二外部tsp点电路412的数据输入d，并且第二外部tsp点电路412的数据输出q电连接到数据输入d。第三外部tsp点电路413的数据输出q电连接到mux418的第一输入。mux418的第二输入和第三输入电连接到第三外部tsp点电路413的数据输出q和第一外部tsp点电路411的数据输出q。mux418的第四输入端电连接到第一控制信号cnt1，第一控制信号cnt1还用作到第一外tsp点电路411的数据输入端d。如图4所示，外tsp点电路411的时钟输入端-413由循环时钟信号clklap控制，循环时钟信号clklap由第一内部tsp点电路421的数据输出q产生。

mux418包括接收第二控制信号cnt2的控制输入。mux418还包括电连接到第二内部tsp点电路422的使能输入和去除光点tsp点电路425的使能条输入的输出。

内部tsp点电路421-423在环中电连接。另外，点负载tsp点电路424用于将点从点输入in加载到内部tsp点电路421-423的环中，并且点去除tsp点电路425用于从环中去除点，以将点提供到点输出out。如图4所示，内部tsp点电路421-423，点负载tsp点电路424和点去除tsp点电路425均包括接收单相时钟信号clkn的时钟输入。

如图4所示，第一内部tsp点电路421的数据输出端q电连接到第二内部tsp点电路422的数据输入端d和点去除tsp点电路422的数据输入端d425在产生时钟信号clklap的节点处。另外，第二内部tsp点电路422的数据输出q电连接到第三内部tsp点电路423的数据输入d。此外，第三内部tsp点电路423的数据输出q电连接到数据输入d。点负载tsp点电路424的数据输入d接收点输入in，并且点负载tsp点电路424的数据输出q电连接到第一内部tsp点电路424的数据输入d。第一内部tsp点电路425的数据输入d电连接到第一内部tsp点电路421的数据输出q，并且光点去除tsp点电路425的数据输出q电路425产生点输出信号out。

tsp点除法器400使用内部除法器电路403和外部除法器电路401来划分单相时钟信号clkn。另外，由tsp点除法器400提供的除法量可使用第一控制输入cnt1和第二控制输入cnt2。因此，可以通过第一控制输入cnt1和第二控制输入cnt2来控制频率；并且与图1的提供具有固定除数的除法的tsp点除法器100相比，图4的tsp点除法器400有利地使用可选择的除法值提供除法。实现具有可选择的分频值的分频器有益于广泛的应用，包括例如频率合成器应用。

点输入in，第一控制输入cnt1和第二控制输入cnt2可以用于控制内部除法器电路403和外部除法器电路401，从而控制tsp点除法器的除法值。例如，点负载tsp点电路424用于将点从点输入in加载到内tsp点电路421-423的环中。基于单相时钟信号clkn的定时，光点围绕内tsp点电路421-423的环移动。由于内部tsp点电路421-423的环包括三个tsp点电路，所以当内部环中存在光点时，圈时钟信号clklap具有约为单相时钟信号clkn的三分之一的频率。外部除法器电路401用于控制当光点从内部tsp点电路421-423的环移除到点输出out时的定时，从而控制tsp点除法器除数的值。

因此，光点出现在光点输出out处的速率对应于tsp光点分割器400的分割速率。如图4所示，外部分频器电路401用于控制光点何时使用点去除tsp点电路425从内tsp点电路421-423的环移除到点输出out。特别地，mux418的输出控制第二内tsp点电路422的使能和使能条输入和光点去除tsp点电路425，并且因此可以用于将光点从内环移除到光点输出out，或者允许光点围绕内环采取另一膝部。

在一个实例中，为了使用tsp点电路400实现分割速率为2，可以将点从第一内部tsp点电路421的输入移动到点移除tsp点电路425的输入第一时钟周期，然后在第二时钟周期从光点去除tsp点电路425的输入到光点输出out。因此，当除以因子2时，tsp点除法器400可以在单相时钟信号clkn的每隔一个周期在光点输出out上提供点。

在另一示例中，可以通过在第一时钟周期上将点从第一内部tsp点电路的输入移动到输出，通过将点从第二内部tsp点电路的输入移动到输出来实现分割速率5第二时钟周期，通过在第三时钟周期上将光点从第三内部tsp点电路的输入移动到输出，通过在第四时钟周期上将光点从第一内部tsp点电路的输入移动到输出，从去除tsp点电路的输入到第五个时钟周期的输出。

为了提供特定的除数，控制在点输入in处提供点的定时。此外，为了提供大的分频比，可以在第一控制输入端cnt1上提供控制点。控制点可以基于时钟信号clklap的定时移动通过外tsp点电路411-413，该时钟信号clklap的频率在本示例中为单相时钟信号clkn的大约三分之一。第二控制输入cnt2可以用于控制mux418，从而控制何时到达点去除tsp点电路425的使能条输入的定时。

再参考图1，tsp点分离器100提供具有除数的分频器，该除数等于电连接在环中的tsp点分离器的数量。因此，n个tsp点除数可以在环中电连接以实现利用除数n的分频。虽然可以使用tsp点分离器的环来实现期望的频率分割量，但是这样的配置可以具有相对高的成本，功率和/或尺寸，因为tsp点分离器的数量可以随除数n线性缩放。

相比之下，单相位点除法器400的tsp点除法器的数目与除数n对数地成比例。特别地，在外部除法器电路401中包括k个外部tsp点电路将除数n增加因子2k，因此外tsp点电路的数量增长为log(n)。因此，图4的所示tsp点分割器400可以使用相对于图1的tsp点分割器100更少数量的tsp点电路提供分频。

虽然tsp点分离器400的实施例示出总共八个tsp点电路，但是对于具有不同除数的tsp点分离器，可以实现具有更多或更少tsp点电路的其它配置。

图5是根据一个实施例的时间-数字转换器(tdc)500的示意图。tdc500包括以级联方式电连接的第一tdc点电路502，第二tdc点电路504，第三tdc点电路506和第四tdc点电路508。

尽管所示实施例包括级联的四个tdc点电路，但是可以使用其它数量的tdc点电路。在一个实施例中，tdc可以包括级联中的8个到约1024个或更多个tdc点电路。提供相对大量的tdc点电路的级联允许tdc产生相对长持续时间的脉冲的数字表示。

tdc500使用本文称为tdc点电路的点电路，其在某些方面类似于图2a-2e的tsp点电路。然而，与图2a-2e的tsp点电路不同，图5的tdc点电路被实现为测量选通或时钟信号g的脉冲宽度。在某些实现中，tdc点电路可以在没有反馈元件的情况下操作，并且因此在这些实现中，该点不从tdc点电路的输入清除。

如图5所示，第一tdc点电路502的数据输出q电连接到第二tdc点电路504的数据输入d。另外，第二tdc点电路504的数据输出q是电连接到第三tdc点电路506的数据输入端d。此外，第三tdc点电路506的数据输出端q电连接到第四tdc点电路508的数据输入端d。如图5所示，第一tdc点电路502的数据输入d通过其到第一电源节点vdd的连接而接收逻辑高信号(对应于本示例中的点)。另外，在第一tdc点电路502的缓冲器输出端b处提供第一缓冲输出信号out1。类似地，在第二，第三和第三tdc点电路502的缓冲输出端b处提供第二至第四缓冲输出信号out2，out3和outn。第四tdc点电路504,506,508。在某些配置中，缓冲的输出信号out1-outn被提供给解码器或其他数字处理电路。

如图5所示，每个tdc点电路具有栅极或时钟输入g，复位输入r，读缓冲器输入rdb，点或数据输入d，点或数据输出q和缓冲器输出b。每个tdc点电路的栅极输入g接收栅极信号gate，并且每个tdc点电路的复位输入r接收复位信号reset。此外，每个tdc点电路的读缓冲器输入rdb接收读缓冲器信号rdb。

tdc500测量栅极信号gate处于门控逻辑状态的时间。例如，tdc500可以测量栅极信号gate的脉冲宽度，例如栅极信号gate具有逻辑高电平的时间。响应于栅极信号gate的脉冲的开始，光点(在本示例中为逻辑高)从数据输入d流向tdc点电路的级联的数据输出q，从第一tdc点电路开始502，并且朝着第四tdc点电路508使波束链向下波动。该点可以沿着tdc点电路的级联波纹下降，直到门或脉冲信号gate的脉冲结束，这使得点不再进一步传播。此外，栅极信号的脉冲时间的数字表示由缓冲输出out1-outn的状态确定。

虽然图5示出了使用对应于高逻辑电平的点的配置，但是本文的教导也适用于其中使用低逻辑电平来表示点的配置。

tdc500经由缓冲输出out1-outn提供缓冲输出数据。当读缓冲信号rdb被设置为读状态时，每个缓冲输出提供相应的tdc点电路的数据输出q的输出状态。例如，当第二tdc点电路504在数据输出q处提供逻辑低时，缓冲输出out2为低。此外，当第二tdc点电路504在数据输出q处提供逻辑高时，缓冲输出out2为高。

实现每个tdc点电路以包括缓冲输出b减少对数据输出q的负载影响，从而减少通过tdc点电路的传播延迟并提供更高的分辨率。例如，所示的配置可以具有基于通过tdc点电路的光点的传播延迟的时间分辨率。通过减小对tdc点电路的数据输出的电容负载影响，可以实现更高的分辨率。所示的tdc500可以实现比使用cmos反相器实现的tdc的分辨率更精细的分辨率。例如，tdc500可以具有约27ps或更小的分辨率，而使用类似工艺制造的基于cmos反相器的tdc可以具有约50ps或更大的分辨率。

使用复位信号reset来实现复位tdc500。特别地，复位信号reset可以用于从所示tdc点电路中去除光点，从而清除每个tdc点电路的数据输出q和缓冲器输出b的状态。在一个示例中，当复位信号reset被切换为高时，缓冲的输出out1-outn可以被清除为逻辑低。

虽然图5的tdc500被示为具有四个tdc点电路，但是具有更少或更多个tdc点电路的其它配置也是可能的。另外，虽然tdc500使用传输逻辑高状态和阻断逻辑低状态的tdc点电路，但是其它配置也是可能的。例如，可以使用传输逻辑低状态和阻断逻辑高状态的tdc点电路来实现tdc。

tdc500可以用于各种各样的应用中。在一个示例中，tdc500在pll(例如，全数字pll)中使用以基于来自数字pfd的输出脉冲的持续时间来控制数字控制振荡器(dco)。在另一个示例中，tdc500用于正电子发射断层摄影(pet)系统中，以产生辐射突发和来自生物活性分子的所得正电子发射之间的时间量的数字表示。

图6是tdc点电路600的一个实施例的示意图。tdc点电路600包括可以如前所述的第一或输入级201。tdc点电路600还包括包括输出pmos208的第二或输出级603。tdc点电路600还包括第三或缓冲输出级605，其包括缓冲输出pmos618和读pmos602。tdc点电路600还包括第一复位nmos622和第二复位nmos624。

如关于图5的tdc500所讨论的，tdc500可以利用tdc点电路来实现，该tdc点电路省略反馈元件以在从一个点(在该示例中为逻辑高)从数据输入d发送到数据输出q之后复位数据输入d。因此，所示的tdc点电路600省略了反馈元件。

输出pmos208电连接在第一电源节点vdd和输出q之间，并且包括电连接到第一信号节点v1的栅极。另外，缓冲输出pmos618和读pmos602在第一电源节点vdd和缓冲输出b之间串联电连接。如图6所示，缓冲输出pmos618的栅极电连接到第一信号节点v1，并且读取pmos620的栅极电连接到读取缓冲器输入rdb。第一复位nmos622电连接在数据输出q和第二电源节点vss之间，并且包括电连接到复位输入r的栅极。第二复位nmos624电连接在缓冲输出b和第二电源节点vss，并且包括电连接到复位输入端r的栅极。

图6的tdc点电路600示出使用使用逻辑1表示的点操作的tdc点电路的一个实施例。然而，本文的教导还适用于使用使用逻辑零表示的点来操作的tdc点电路。例如，以类似于先前关于图2e的互补tsp点电路250所描述的方式，可以通过反转晶体管的极性并反转第一和第二电源节点来实现互补tdc点电路。

如关于图5的tdc500所讨论的，当复位输入r接收到逻辑高复位信号reset时，在该示例中，缓冲器输出b和数据输出q可以被清除为逻辑低。此外，当数据输入d为逻辑高(对应于存在的点)时，施加到栅极输入g的高栅极信号gate允许逻辑高传输到数据输出q，从而从tdc传播点点电路的输入到输出。可以在缓冲器输出b处读取点的状态，而读取缓冲器输入rdb在逻辑上为低。

当光点从数据输入d传播到栅极输入g时，包括读取缓冲器输入rdb和对应的读取pmos620可防止缓冲的输出b转变。以此方式配置tdc点电路600可导致在缓冲输出级605中在第一信号节点v1上提供相对小且恒定的电容性负载。此外，与不包括pmos620的其它配置相比，包括pmos620可以降低功耗，因为tdc点电路600可以允许tdc减少解码逻辑操作并且仅根据需要操作：解码逻辑可以被编程为只在需要时运行。

应用程序

采用上述点电路的设备可以实现在各种电子设备中。电子设备的示例可以包括但不限于消费电子产品，消费电子产品的部件，电子测试设备等。电子设备的示例还可以包括光网络或其他通信网络的电路。消费电子产品可以包括但不限于汽车，摄像机，照相机，数字照相机，便携式存储器芯片，洗衣机，烘干机，洗衣机/干衣机，复印机，传真机，扫描仪，多功能外围设备等。此外，电子设备可以包括未完成的产品，包括用于工业，医疗和汽车应用的那些。

前述描述和权利要求可以将元件或特征称为“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，“连接”是指一个元件/特征直接或间接地连接到另一元件/特征，并且不一定是机械地。同样，除非另有明确说明，“耦合”是指一个元件/特征直接或间接耦合到另一元件/特征，并且不一定机械地耦合。因此，尽管图中所示的各种示意图描绘了元件和组件的示例布置，但是在实际实施例中可以存在额外的中间元件，设备，特征或组件(假设所描绘的电路的功能不受不利影响)。

尽管已经根据某些实施例描述了本发明，但是本领域普通技术人员显而易见的其它实施例(包括不提供本文所阐述的所有特征和优点的实施例)也在本发明的范围内。此外，上述各种实施例可以组合以提供另外的实施例。另外，在一个实施例的上下文中示出的某些特征也可以并入到其他实施例中。因此，本发明的范围仅通过参考所附权利要求来限定。