专利名称：一种高性能时间数字转换器电路架构的制作方法
技术领域：
本发明涉及一种电路架构，特别涉及一种把时间间隔转换为数字信号的高性能时间数字转换器电路架构。
背景技术：
所谓TDC(Time-to-Digital Converters)即时间数字转换器，是一种把时间间隔转换为数字信号的计时器。
最基本的时间数字转换器是利用一个计数器在待测时间范围内，对一串数字脉冲进行计数；尽管现有的振荡器计数可以实现稳定的高速脉冲，但是随之而来的功耗和噪声是难以接受的。真正行之有效的方法是利用较低的计时频率进行大的时间测量，对不足这一计时时间一个周期的部分时间做特殊处理，实现精确测量。
对于这种需要特殊处理的精确测量，常见的几种计时方法如下电容电压法在待测部分范围内，利用一个电流对电容充电，充满后放电，一个充放电周期记为一个周期，不到一个周期的时间，电容电压随该充电时间而不同，再利用一个模数转换器ADC把该电压量转为数字量，即可实现不到一个周期的精确测量；这种方法的不足之处是需要一个高精度的模数转换器ADC，这个模数转换器ADC设计本身需要一系列复杂的考虑；保证电容电压的线性度也是一个难点，同时该充电电流也容易受外界条件干扰。
时间延展法类似上面一种方法，不同之处在于，在待测时间结束时，利用一个比充电电流小得多的额定电流对电容放电，只到电容电压降到充电起始电压为止，在放电过程中利用计数器计量这一被放大多倍的时间；虽然该方案相对上一方案有很大改进，但是为了获得较高的精度，需要充电电流比放电电流大很多倍，为了使得这个比例足够大，需要放电电流很小，充电电流很大。而太小的放电电流容易受到干扰，过大的充电电流也不现实。在计时时段结束后，还需要一个专门的处理时间对电容缓慢放电，无法实现连续的时间数字转换。
游标卡尺法基本原理是产生三组脉冲波形，一组参考脉冲，两组触发脉冲，两组触发脉冲周期相同但是与参考脉冲周期有微小差别，三个计数器分别计算三组脉冲数；起始脉冲开始后，起始计数器计算起始脉冲的个数，当起始脉冲与参考脉冲重叠时，停止计数；同样地，结束计数器计算结束脉冲开始到与参考脉冲重叠时的个数，参考计数器计算开始脉冲和结束脉冲开始之间的参考脉冲个数；该方法的解析度由两种脉冲的周期差决定，不足之处是，需要很高鉴别相位差的见相器，在计时时段结束后，也需要额外的时间等候结束脉冲和参考脉冲重合，无法实现连续时间数字转换。
发明内容
本发明所要解决的技术问题在于提供一种高性能时间数字转换器电路架构，采用全数字的方法，利用CMOS门级延时做最小计时单位，计时精度高。
本发明所要解决的技术问题可以通过以下技术方案来实现一种高性能时间数字转换器电路架构，其特征在于，它包括产生低位数据的延时链环路、产生高位数据的计数器和一个补偿控制源；由所述延时链环路进行低位计数并将此信号以特定的周期传输给所述计数器，所述计数器对此特定的周期的信号时间进行累加，作为时间数字转换器的高位；所述补偿控制源对所述延时链环路的电压信号进行补偿、控制。
所述延时链环路由延时单元环路、比较器、锁存器、编码器和初始化单元构成；起始信号STA通过所述初始化单元使所述延时单元环路导通，所述延时单元环路通过比较器转换为数字信号，由锁存器输出，最后一级锁存器输出作为进位信号；结束信号END使所述锁存器将该时刻的数据锁存并将锁存的数据传输给编码器，由编码器将数据转换并作为时间数字转换器的低位输出。
所述延时单元环路由若干全差分缓冲器连接构成，所述最后一级缓冲器和第一级缓冲器反相连接，其余的每级缓冲器与后一级缓冲器同相连接。
所述缓冲器由P沟道场效应管、信号开关EN、MOS管MP1、MP2、MN1、MN2、MN3、MN4构成；MOS管MN1、MN2、MN3、MN4的源极互相连接，然后接地；MOS管MN1、MN3的栅极互相连接，然后依次连接MOS管MN2、MN3的漏极，接输出端OUT-，MOS管MN2、MN4的栅极互相连接，然后依次连接MOS管MN4、MN1的漏极，接输出端OUT+；电源电压VDD接P沟道场效应管的源极，补偿控制源的电压信号VBP接入P沟道场效应管的栅极，P沟道场效应管的漏极通过信号开关EN分别连接到MOS管MP1、MP2的源极，MOS管MP1、MP2的漏极分别接输出端OUT-和输出端OUT+，MOS管MP1、MP2的栅极分别接输入端IN+、IN-，形成双端输入双端输出的全差分结构，通过压控电流源控制传输延时。
所述计数器为由若干个D触发器构成的行波计数器，对延时链环路给出的进位信号进行计数，作为时间数字转换器的高位输出。
所述控制补偿源包括低压降电压调节器LDO、电流源缓冲器、PMOS电流镜、NMOS电流镜、偏置电压输出管和电流设置电阻；所述低压降电压调节器LDO依次连接PMOS电流镜、电流源缓冲器、NMOS电流镜和电流设置电阻，提供内部工作电压AVDD和一系列参考电压；所述电流源缓冲器和电流设置电阻互相连接，作用产生原始参考电流，经过PMOS电流镜和NMOS电流镜镜像后，通过偏置电压输出管输出电压信号VBP。
在所述PMOS电流镜和低压降电压调节器LDO之间设有具有分流作用的PMOS补偿管，其栅极连接低压降电压调节器LDO，漏极连接PMOS电流镜。
在所述NMOS电流镜和低压降电压调节器LDO之间设有具有分流作用的NMOS补偿管，其栅极连接低压降电压调节器LDO，漏极连接NMOS电流镜。
所述偏置电压输出管的电源电压接电源电压VDD。
所述低压降电压调节器LDO由基准源BANDGAP、误差放大器、输出管和分压电阻构成；基准源BANDGAP的一端接入误差放大器输入端的负极，另一端接入电流源缓冲器，误差放大器输入端的正极接入分压电阻之间，误差放大器输出端接输出管的栅极，输出管的漏极依次连接分压电阻，进行分压并输出。
本发明的原理如下由延时链环路实现低位计数，其核心部分由n(n为正整数)个缓冲器构成，每级缓冲器有一个传输延时时间Δt，经过2nΔt后各个缓冲器实现了一个周期的翻转回到2nΔt之前的状态，其周期T＝2nΔt，缓存器的输出数据由锁存器锁存；低位计数器的进位端由最后一级缓冲器的数据锁存输出给高位计数器，低位计数器运行一个周期高位计数器计数累加1，最后一级缓冲器的锁存数据进位，可以保证在停止计数的那一刻，低位数据的循环和进位是匹配的。
计数器对延时链环路送来的周期为T的信号进行计数，每一个时间T计数器累加1，作为时间数字转换器TDC的高位；时间T是最小计数精度Δt的2n倍(n即延时链环路级数)，选取合适的n，保证计数器能够对周期为T的信号作出正确的计数；高位计数器的最后一位为溢出位，当计数器计到最后一位翻转时，即表示计数超出范围。
对于CMOS电路实现的延时链环路，当外部条件变化时每一级缓冲器的传输延时Δt会发生变化，外部环境变化主要有温度变化，电源电压变化一级生产制造中的工艺偏差，在补偿控制源的作用下，Δt的波动范围被大大的缩小，使得时间数字转换器TDC读数在各种条件下有很好的一致性。
本发明的一种高性能时间数字转换器电路架构具有如下的优点1、计时精度高，最小时间分辨率即一级缓冲器传输延时。
2、处理速度快，计时结束，数据实时产生，无需额外处理时间。
3、由锁存器输出接高位计数器，保证了循环和进位的正确性。
4、引入补偿控制源，保证在各种温度，电压，工艺等偏差下系统的一致性。
5、对组成电路的各个模块要求不高，易于实现。
以下结合附图和具体实施方式
来进一步说明本发明。
图1是本发明的原理框图；图2是本发明中的延时链环路的电路原理图；图3是本发明中的延时链环路的时序波形图；图4是本发明中的缓冲器的电路原理图；图5是本发明中的计数器的电路原理图；图6是本发明中的计数器的时序波形图；
图7是本发明中的补偿源电路的电路原理图。
具体实施例方式
如图1所示，一种高性能时间数字转换器电路架构，它包括产生低位数据的延时链环路(10)、产生高位数据的计数器(20)和一个补偿控制源(30)。
如图2所示，延时链环路(10)由延时单元环路(101)，一组比较器(102)，一组锁存器(103)，编码器(104)和初始化单元(105)构成。
延时单元环路(10)由n(n为正整数)个缓冲器Buffer构成，每个缓冲器Buffer有正负两个差分输入端和正负两个差分输出端，每级缓冲器Buffer和下一级缓冲器Buffer的同相端相连，最后一级缓冲器Buffer的正输出端接第一级缓冲器Buffer的负输入端，负输出端接第一级缓冲器Buffer的正输入端，实现反相；每级缓冲器Buffer的输出由一个比较器COMP将双端信号变成单端信号经过锁存器Latch输出，最后一级锁存器Latch输出carry信号作为进位端接高位计数器(20)，锁存器Latch输出经编码器(104)编码处理后作为时间数字转换器TDC的低位。
初始状态时，时间数字转换器TDC使能后，第一级缓冲器Buffer处于断开状态，即输入无法传导到输出；初始化单元(105)采用一个上拉P管和一个下拉的N管的简单结构，对第一级缓冲器Buffer输出信号置位，例如对正端置低电位，对负端置高电位，由于其它各级缓冲器Buffer是导通的，差分信号会一直传导下去，此时所有比较器COMP输出为低电位(记为0)。
当起始信号STA给出后，初始化单元(105)关闭，第一级缓冲器Buffer导通；由于最后一级缓冲器Buffer的信号输出反接第一级缓冲器Buffer的输入，经过一级传输延时时间Δt，第一级输出翻转，第一级比较器COMP输出为高电位(记为1)，再经过一级传输延时时间Δt，第二级输出翻转；以此类推，传输延时时序如图3所示。比较器COMP经过锁存器Latch输出，锁存器Latch输出随时间变化见下表。
当结束信号END给出后，该时刻的数据被锁存器Latch锁存，结束信号END信号以时钟树的形式传输到各级锁存器Latch中，保证所有锁存器Latch是在同一时刻锁存数据。
如图4所示，缓冲器Buffer由P沟道场效应管、信号开关EN、MOS管MP1、MP2、MN1、MN2、MN3、MN4构成；电源电压VDD接P沟道场效应管的源极，补偿控制源的电压信号VBP接入P沟道场效应管的栅极，P沟道场效应管的漏极通过信号开关EN分别连接到MOS管MP1、MP2的源极，MOS管MP1、MP2的漏极分别接输出端OUT-和输出端OUT+，MOS管MP1、MP2的栅极分别接输入端IN+、IN-；采用P沟道场效应管输入，是因为P沟道场效应管可以做到单独的井中，减小外界对其干扰。更高的精度需要更小的传输延时，为了更小的功耗实现更小的传输延时，MOS管尺寸尽可能取小，这种高速电路中，MOS管的翻转时间主要取决于栅电容充放电到阈值电压的时间以及版图中金属线上的等效RC延时，更小的MOS管实现了更小的栅电容，更短更细的连线实现更小的RC延时，从而实现更小的传输延时；MOS管MN1、MN2、MN3、MN4的源极互相连接，然后接地；MOS管MN1、MN3的栅极互相连接，然后依次连接MOS管MN2、MN3的漏极，接输出端OUT-，MOS管MN2、MN4的栅极互相连接，然后依次连接MOS管MN4、MN1的漏极，接输出端OUT+；形成双端输入双端输出的全差分结构。压控电流源将偏置电压转换成电流，控制传输延时。差分结构一方面可以减小共模干扰，另一方面可以选择同相传输或者反相传输，由信号开关EN控制MOS开关，在STA给出前，第一级该开关断开，其它各级该开关闭合。
比较器COMP为普通的迟滞比较器，需要较快的速度，设计时候需要考虑用较小的尺寸和较大的电流。
锁存器Latch是主从D触发器的一半，正常工作在导通状态，输出等于输入。锁存信号到来时(这里是END信号)，这一时刻的输入信号被锁在一个反相器环路内，无论输入如何跳变，输出不再改变。
编码器的作用是将锁存到的数据转换成二进制编码，建议该级数取2的k次方，这样编码输出则为k+1位。以k＝3为例，n＝8，这时有8级延时单元。编码见下表。
如图5所示，计数器(20)由m(m为正整数)个下跳沿触发的D触发器构成的行波计数器。当图2中最后一级缓冲器Buffer输出bn经过一个周期由1跳变到0的时候，进位信号carry给出一个下跳沿，行波计数器的第一级Qk+1跳转，当Qk+1经过一个周期由1跳变到0的时候，第二级Qk+2跳转，以此类推，对carry的周期进行计数，其时序如图6所示。
当行波计数器最高位Qk+m由1跳变到0的时候，第m+1个D触发器作用，OF输出为1表示超出计数范围。
D触发器Dff，是普通的主从D触发器，下跳沿触发，这种连接方式当前一级跳变一个周期，后一级跳变半个周期，实现二进制计数。这里不在赘述其结构。
由延时单元环路(10)构成的低位计时器和计数器(20)构成的高位计时器已经能够很好的完成一个时间数字转换器的功能，但是随着外部电源电压波动，温度变化和工艺偏差，针对一个固定时间段的时间数字转换器TDC读数也将在一个较大范围内波动。
造成读数波动主要是延时单元环路(101)的延时波动。由于每个延时单元环路(101)采用的是一种压控电流源控制，针对恒定电流条件下仿真(不随温度，电压，工艺波动的电流)我们知道延时链环路(10)主要是随MOS管模型波动，而受温度和电源电压波动很小。对一个固定时间段仿真时间数字转换器TDC读数，在FF(快速N管，快速P管，一种极端工艺角)和SS(慢速N管，慢速P管，另一极端工艺角)下得到的时间数字转换器TDC读数较TT(典型情况)的偏差大约有20％。FF读数多于TT 20％，SS读数少于TT 20％。所以我们需要有一个这样的补偿控制源，首先它是一个恒流源，同时它能在FF的情况下减小电流，而在SS情况下增大电流。
如图7所示，补偿控制源(30)包括低压降电压调节器LDO(301)，电流源缓冲器(302)，PMOS补偿管(303)，NMOS补偿管(304)，PMOS电流镜(305)，NMOS电流镜(306)，偏置电压输出管(307)和电流设置电阻(308)。低压降电压调节器LDO(301)依次连接PMOS补偿管(303)、PMOS电流镜(305)、电流源缓冲器(302)、NMOS补偿管(304)、NMOS电流镜(306)和电流设置电阻(308)。
低压降电压调节器LDO(301)由一个产生零温度系数电压VBG的基准源BANDGAP，误差放大器，输出管和分压电阻构成。低压降电压调节器LDO(301)将产生一个内部工作电压AVDD和一系列参考电压，所有电压为零温度系数。
电流源缓冲器(302)和电流设置电阻(308)作用产生原始参考电流。若对电流值要求很高，则电流设置电阻(308)用外部电阻，此时参考电压VREF为零温度系数电压。若允许有一定偏差的电流，则电流设置电阻(308)用内部电阻，此时参考电压VREF为和该内部电阻具备相同温度系数的参考电压，由基准源BANDGAP内部可以引出特定温度系数的电压。这样可以抵消电流的温度系数，电流的固有偏差仅仅是电阻工艺偏差。
该原始参考电流经过电流镜(305)和电流镜(306)两次镜像后，由偏置电压管(307)将电流信号转换成电压信号VBP连接图2中缓冲器的偏置电压VBP。偏置电压管(307)的电源电压和延时链环路中缓冲器的电源电压接同一电位VDD。PMOS电流镜(305)处有一个分流作用的PMOS补偿管(303)，PMOS补偿管(303)的源级连接低压降电压调节器LDO(301)分压电阻产生的一个参考电压V1。设置合适的V1使得PMOS补偿管(303)有一个恒定的栅源电压V1-VAVDD，若PMOS管工作于快的工艺角下，则该处抽取更多的电流(相对于典型情况)，使得最终流向图4所示缓冲器的电流变小，从而增大延时抵消缓冲器中快速的PMOS管造成的延时偏小；若PMOS管工作于慢的工艺角下，则该处抽取更少的电流(相对于典型情况)，使得最终流向图4所示缓冲器的电流变大，从而减小延时抵消缓冲器中慢速的PMOS管造成的延时偏大。NMOS电流镜(306)处有一个分流作用的NMOS补偿管(304)，NMOS补偿管(304)的源级连接低压降电压调节器LDO(301)分压电阻产生的一个参考电压V2，使得NMOS补偿管(304)有一个恒定的栅源电压V2，若NMOS管工作于快的工艺角下，则该处抽取更多的电流(相对于典型情况)，使得最终流向图4所示缓冲器的电流变小，从而增大延时抵消缓冲器中快速的NMOS管造成的延时偏小；若NMOS管工作于慢的工艺角下，则该处抽取更少的电流(相对于典型情况)，使得最终流向图4所示缓冲器的电流变大，从而减小延时抵消缓冲器中慢速的NMOS管造成的延时偏大。
下表为应用不同电流源驱动本发明TDC对固定的时间段计时在某工艺下不同工艺角的仿真读数。(见下表)
由上表易知，应用针对延时单元环路(101)的工艺补偿技术后，时间数字转换器TDC读数在不同工艺下有着很好的一致性。
以上显示和描述了本发明的基本原理和主要特征及其优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
权利要求
1.一种高性能时间数字转换器电路架构，其特征在于，它包括产生低位数据的延时链环路、产生高位数据的计数器和一个补偿控制源；由所述延时链环路进行低位计数并将此信号以特定的周期传输给所述计数器，所述计数器对此特定的周期的信号时间进行累加，作为时间数字转换器的高位；所述补偿控制源对所述延时链环路的电压信号进行补偿、控制。
2.根据权利要求1所述的电路架构，其特征在于所述延时链环路由延时单元环路、比较器、锁存器、编码器和初始化单元构成；起始信号STA通过所述初始化单元使所述延时单元环路导通，所述延时单元环路通过比较器转换为数字信号，由锁存器输出，最后一级锁存器输出作为进位信号；结束信号END使所述锁存器将该时刻的数据锁存并将锁存的数据传输给编码器，由编码器将数据转换并作为时间数字转换器的低位输出。
3.根据权利要求2所述的电路架构，其特征在于所述延时单元环路由若干全差分缓冲器连接构成，所述最后一级缓冲器和第一级缓冲器反相连接，其余的每级缓冲器与后一级缓冲器同相连接。
4.根据权利要求3所述的电路架构，其特征在于所述缓冲器由P沟道场效应管、信号开关EN、MOS管MP1、MP2、MN1、MN2、MN3、MN4构成；MOS管MN1、MN2、MN3、MN4的源极互相连接，然后接地；MOS管MN1、MN3的栅极互相连接，然后依次连接MOS管MN2、MN3的漏极，接输出端OUT-，MOS管MN2、MN4的栅极互相连接，然后依次连接MOS管MN4、MN1的漏极，接输出端OUT+；电源电压VDD接P沟道场效应管的源极，补偿控制源的电压信号VBP接入P沟道场效应管的栅极，P沟道场效应管的漏极通过信号开关EN分别连接到MOS管MP1、MP2的源极，MOS管MP1、MP2的漏极分别接输出端OUT-和输出端OUT+，MOS管MP1、MP2的栅极分别接输入端IN+、IN-，形成双端输入双端输出的全差分结构，通过压控电流源控制传输延时。
5.根据权利要求1所述的电路架构，其特征在于所述计数器为由若干个D触发器构成的行波计数器，对延时链环路给出的进位信号进行计数，作为时间数字转换器的高位输出。
6.根据权利要求1所述的电路架构，其特征在于所述控制补偿源包括低压降电压调节器LDO、电流源缓冲器、PMOS电流镜、NMOS电流镜、偏置电压输出管和电流设置电阻；所述低压降电压调节器LDO依次连接PMOS电流镜、电流源缓冲器、NMOS电流镜和电流设置电阻，提供内部工作电压AVDD和一系列参考电压；所述电流源缓冲器和电流设置电阻互相连接，作用产生原始参考电流，经过PMOS电流镜和NMOS电流镜镜像后，通过偏置电压输出管输出电压信号VBP。
7.根据权利要求6所述的电路架构，其特征在于在所述PMOS电流镜和低压降电压调节器LDO之间设有具有分流作用的PMOS补偿管，其栅极连接低压降电压调节器LDO，漏极连接PMOS电流镜。
8.根据权利要求6所述的电路架构，其特征在于在所述NMOS电流镜和低压降电压调节器LDO之间设有具有分流作用的NMOS补偿管，其栅极连接低压降电压调节器LDO，漏极连接NMOS电流镜。
9.根据权利要求6所述的电路架构，其特征在于所述偏置电压输出管的电源电压接电源电压VDD。
10.根据权利要求6所述的电路架构，其特征在于所述低压降电压调节器LDO由基准源BANDGAP、误差放大器、输出管和分压电阻构成；基准源BANDGAP的一端接入误差放大器输入端的负极，另一端接入电流源缓冲器，误差放大器输入端的正极接入分压电阻之间，误差放大器输出端接输出管的栅极，输出管的漏极依次连接分压电阻，进行分压并输出。
全文摘要
本发明公开了一种高性能时间数字转换器电路架构，它包括产生低位数据的延时链环路、产生高位数据的计数器和一个补偿控制源；由所述延时链环路进行低位计数并将此信号以特定的周期传输给所述计数器，所述计数器对此特定的周期的信号时间进行累加，作为时间数字转换器的高位；所述补偿控制源对所述延时链环路的电压信号进行补偿、控制；具有计时精度高，最小时间分辨率即一级缓冲器传输延时；处理速度快，计时结束，数据实时产生，无需额外处理时间；由锁存器输出接高位计数器，保证了循环和进位的正确性；引入补偿控制源，保证在各种温度，电压，工艺等偏差下系统的一致性；对组成电路的各个模块要求不高，易于实现的优点。
文档编号G05F3/16GK101043215SQ20071003797
公开日2007年9月26日 申请日期2007年3月12日 优先权日2007年3月12日
发明者吴珂, 程剑涛, 孙洪军 申请人:启攀微电子(上海)有限公司