专利名称：一种基于can总线的频率信号产生方法及电路的制作方法
技术领域：
本发明属于 一 种波形信号产生方法及电路，特别是属于 一 种基于CAN总线 的机车微机控制系统测试装置频率波形信号产生方法及电路，主要用于机车微 机控制系统测试装置。
背景技术：
铁路机车微机控制系统测试台功能之一就是用于产生模拟机车各种工况 环境，产生各种模拟量、数字量、频率量等信号，其中频率量主要用于模拟机 车速度、发电机转速、电动机转速、通风机转速、柴油机转速等。现有机车微 机控制系统测试装置频率量信号产生方式有两种 一种是采用模拟电路，通过 旋钮开关调节电位器，产生相应电平信号，然后通过压频转换电路将电压信号 转换成频率信号丄——二H用DA (数/模转换)的方法产生频率波形，而采用D A 方式一般分为FPGA + DA或CPU + DA两种形式。
因为频率量信号产生方法不同与其他波形信号产生方法需要每个周期均 刷新数据，特别当产生的频率信号变化范围比较大时，如l-10KHz,则普通采 用CPU用DA (数/模转换)输出方法产生波形的形式并不符合高精度、路数多的 要求。采用CPU用DA输出方法只适合产生信号变换比较緩慢的场合，如普通模 拟量输出(电压信号、4 20mA信号等)。
采用现有频率信号产生方法存在如下问题①在信号给定环节，因为采用 模拟电路无法给定精确的频率信号基准，只能靠通过旋钮开关调节电位器来给 定频率信号；②实际产生的频率信号与给定的信号基准无法进行比较，也无法 实现闭环控制，必须依靠人为测量、计算才能判断是否准确；③产生的频率信 号精度不高，波动范围大，当频率达到3000HZ以上时，跳跃比较大(即稍微调 节电位器频率就有很大变化)；④采用CPU + DA的形式产生的频率波形频率范 围比较窄，不符合要求； 釆用FPGA + DA的形式产生频率波形则成本高，输 出路数比较少(每路频率需要一路DA通道)，并且要定时刷新，算法比较复杂。
发明内容
本发明的目的是为了克服上迷现有频率信号产生方法存在的不足，提供一种基于现场总线的数字化频率信号产生方法及装置，所产生的频率信号可直接 通过微机设定，应具有精度高、误差小、频率变化范围大、成本低、输出频率 路数多等特点，并便于实现闭环控制等特点。该方法通过现场总线接收频率给 定信号，通过FPGA等可编程器件产生相应的频率信号，并无需采用DA芯片。
本发明是通过如下技术方案实现的 一种基于CAN总线的频率量信号产生 方法，由CAN通信子系统实现与上位机通信，接收频率量给定数据，CAN通信 子系统实现CAN总线管理并将接收到的频率量给定数据通过CPU子系统分地址 写入FPGA片内RAM， FPGA首先将内部RAM频率量给定数据转换为分频系数， 然后根据分频系数在相应通道产生频率信号，电平转换与放大电路将FPGA产生 的频率信号进行驱动与放大，将LVCMOS (低电压CMOS电路)电平转换任意电 平频率波形信号以适用不同场合需求，同时可通过CAN子系统将CPU子系统及 FPGA子系统运行状态、各通道频率值反馈给上位机以便实现闭环控制。
上述基于CAN总线的频率量信号产生方法采用如下电路连接方式由CAN 通信子系统、CPU子系统、FPGA (现场可编程逻辑阵列)子系统、电平转换及 放大子系统等电路组成；CAN通信子系统的入口与上位机进行通讯连接，并将 通信信号首先连接CAN总线收发器，然后经光电隔离后连接至CAN通信控制器； 再由CAN通信控制器将相应数据、地址、控制总线连接至CPU子系统的CPU处 理器；CPU部分IO (输入/输出口 )端口连接至FPGA (现场可编程逻辑阵列) 子系统，使CPU可以通过这些端口实现对FPGA数据的写入/读出；FPGA频率输 出IO连接至电平转换与放大子系统的数据緩冲，对频率量信号进行相应数据緩 冲，再由数据緩冲接至信号放大环节，将信号进行放大调整后输出频率信号。 其中
CAN子系统实现频率量发生插件与上位机的通信，接收频率量给定数据， 由总线收发器、通信控制器、光电隔离及接口保护电路组成，为了提高CAN通 信的可靠性，CAN通信子系统采用了两套完全相同的电路组成热备份冗余控制， 当 一路CAN通信受干扰或失败时自动切换到另 一路。
CPU子系统由处理器、时针、复位电路等组成，主要功能是根据CPU的设 备地址信号读取本插件CAN总线数据，并对实现CAN总线的管理，通过CAN总线接收来自上位机的频率量给定数据，并将相应频率数据分地址写入FPGA片内 RAM;同时可通过CAN子系统将CPU子系统及FPGA子系统运行状态、各通道频 率值反馈给上位机以便实现闭环控制。其中时针采用有源晶体振荡器，连接至 处理器的时针输入端；复位电路用于确保处理器上电复位及防止程序跑飞，连 接至处理器非屏蔽复位输入端。
FPGA子系统主要实现地址编码译码管理、存储频率量数据、频率计算及 产生频率信号等功能，地址编码译码功能将CPU写入的频率数据分地址存放在 FPGA内部不同RAM空间。FPGA内部编程设计有数据存^诸区，用来存放CPU写 入的频率数据，不同的地址对应不同频率输出通道。FPG A将内部RAM空间存放 的频率量给定信息根据时针频率转换成分频系数，将该分频系数写入一个24位 定时器对主时针进行分频产生要求的频率信号。FPGA部分由DC/DC电源、FPGA 及程序存储器FLASH组成，DC/DC电源提供FPGA IO及内核所需电源，FLASH 通过边界扫描方式(JTAG)与FPGA连接。
利用FPGA产生的频率范围相当高，并且精度也高，能同时产生很多路。但 如果采用DA转换的方式产生频率波形信号，则需要CPU周期性对DA芯片刷新数 据，使得CPU效率很低；并且由于DA转换本身需要时间，因此不适合产生高频 信号；另外，如果要同时产生多路频率信号则CPU无法反应过来；综上所述， 该频率信号发生电路不采用DA转换的方式。
电平转换与放大电路将FPGA产生的LVCMOS (低电压CMOS )电平频率信 号经驱动电路(如74HCT245 )进行驱动，然后经运放(或比较器)进行放大， 产生方波频率信号，根据运放所接工作电源的不同，输出方波信号的幅值将不 同。
本发明可得到如下技术效果①可通过上位机直接给定频率信号的频率值 而不是模拟信号的电平值，使得给定误差小；②因为频率信号通过FPGA产生， FPGA内分频计算器位数越多实际产生频率的误差越小，也避免了压频转换电路 所带来的误差大的缺陷；③便于实现微机的自动化测试，而不需人为千预，提 高测试水平与效率； 因为基于现场总线，故可方便实现与各种测试装置互联， 应用于不同场合，也便于功能扩充；⑤采用FPGA产生频率，无需DA芯片，使。
图l测试系统整体框图
图2频率发生插件电路框图
标号说明
1、 CAN通信子系统；(11) CAN总线收发器；(12)光电隔离电路；(13)通信 控制器；
2、 CPU子系统；(21)复位电路；(22)时针；(23)CPU处理器；
3、 FPGA系统；(3]) DC/DC转换电路；(32) FPGA;
4、 电平转换及放大子系统；(41)緩冲；(42)信号放大环节；
具体实施例方式
下面将结合附图和具体实施例对本发明作进 一 步的描述。 通过附图1可以看出，本发明为 一 种基于CAN总线的频率量信号产生方法， 由CAN通信子系统实现与上位机通信，接收频率量给定数据，CAN通信子系统 实现CAN总线管理并将接收到的频率量给定数据通过CPU子系统分地址写入 FPGA子系统的FPGA片内RAM， FPGA首先将内部RAM频率量给定数据转换为 分频系数，然后根据分频系数在相应通道产生频率信号，电平转换与放大电路 将FPGA产生的频率信号进行驱动与放大，将LVCMOS (低电压CMOS电路)电 平转换任意电平频率波形信号以适用不同场合需求，同时可通过CAN子系统将 CPU子系统及FPGA子系统运行状态、各通道频率值反馈给上位机以便实现闭环 控制。
附图2给出了本发明方法的 一 种实施电路结构，从附图中可以看出，本发 明为 一种基于CAN总线的频率量信号发生电路，由CAN通信子系统(1 )、 CPU 子系统(2)、 FPGA系统(3)、电平转换及放大子系统(4)等电路组成，采用 如下电路连接方式CAN通信子系统的入口与上位机进行通讯连接，并将通信 信号首先连接CAN总线收发器，经光电隔离后连接至CAN通信控制器；再由CAN 通信控制器将相应数据、地址、控制总线连接至CPU子系统的CPU处理器；CPU 部分IO (输入/输出口 )端口连接至FPGA (现场可编程逻辑阵列)子系统，使 CPU可以通过这些端口实现对FPGA数据的写入/读出；FPGA频率输出IO连接至电平转换与放大子系统的数据緩冲，对频率量信号进行相应数据緩冲，再由数 据緩冲接至信号放大环节，将信号进行放大调整后输出信号。所述频率量信号 发生电路设计在一块标准6U插件上，该6U插件可安装在标准6U机箱中，其中 CAN通信子系统(])实现与上位机通信，接收频率量给定数据，CPU子系统(2 ) 实现CAN总线管理并将接收到的频率量给定数据分地址写入FPGA片内RAM , FPGA首先将内部RAM频率量给定数据转换为分频系数，然后根据分频系数在相 应通道产生频率信号，电平转换与放大子系统(4)将FPGA产生的频率信号进 行驱动与放大，将LVCMOS电平转换任意电平频率波形信号以适用不同场合需 求；同时可通过CAN子系统将CPU子系统及FPGA子系统运行状态、各通道频率 值反馈给上位机以便实现闭环控制。其中
CAN通信子系统(1)实现频率量发生插件与上位机的通信，接收频率量 给定数据，由总线收发器(U)、光电隔离(12)、 CAN通信控制器(13 )及接 口保护电路组成，为了提高CAN通信的可靠性，CAN子系统采用了两套完全相 同的电路组成热备份冗余控制，当 一路CAN通信受干扰或失败时自动切换到另 一路。CAN总线信号经接口保护电路后连接至CAN总线收发器(11 ), CAN总线 收发器(11 )用于将CAN差分信号转换为CMOS逻辑电平。为了提高系统的可 靠性和抗干扰能力，在CAN总线收发器和CAN通信控制器(13 )之间采用光耦 (12)进行隔离。CAN通信控制器(13)主要完成CAN的通信协议，并通过数 据、地址、控制总线与CPU接口 。
CPU子系统(2 )由处理器(23 )、时针(22 )、复位电路(21 )等组成，主 要功能是根据CPU的设备地址信号读取本插件CAN总线数据，并对实现CAN总 线的管理，通过CAN总线接收来自上位机的频率量给定数据，并将相应频率数 据分地址写入FPGA片内RAM;同时可通过CAN子系统将CPU子系统及FPG A子 系统运行状态、各通道频率值反馈给上位机以便实现闭环控制。时针(22)除 给CPU提供时针信号外，还给通信控制器(13)、 FPGA (32)提供时针信号。 复位芯片用于CPU上电复位及软件看门狗，防止CPU程序跑飞。
FPGA子系统(3)主要实现地址编码译码管理、存储频率量数据、频率计算 及产生频率信号等功能，由FPGA(32)、程序配置FLASH、下载接口及DC/DC
8转换电路(31)组成。地址编码译码功能将CPU写入的频率数据分地址存放在 FPGA内部不同RAM空间。FPGA内部编程设计有数据存储区，用来存放CPU写 入的频率数据，不同的地址对应不同频率输出通道。FPGA将内部RAM空间存放 的频率量给定信息根据时针频率转换成分频系数，将该分频系数写入一个24位 定时器对主时针进行分频产生要求的频率信号。当所产生的频率信号较少时 FPGA可用CPLD^齐fl。
通过FPGA可同时产生16^f各以上l - 10KHz甚至更大范围频率信号。若FPGA 时针为32MHz,内部定时器为24位，则最小频率为0.5Hz;当输出10KHz频率时， 此时写入计算器的数据为3200 ，即对32MHz进行3200分频，则其分辨率为 3.125Hz;由此可见利用FPGA产生的频率范围相当高，并且精度也高，能同时 产生很多路。但如果采用DA转换的方式产生频率波形信号，则需要CPU周期性 对DA芯片刷新数据，使得CPU效率很低；并且由于DA转换本身需要时间，因此 不适合产生高频信号；另外，如果要同时产生多路频率信号则CPU无法反应过 来；综上所述，该频率信号发生电路不采用DA转换的方式，而是直接采用FPGA 产生频率的方式。同时为节省成本及满足告诉频率要求，也不采用FPGA+DA 的形式产生频率量信号。
电平转换与放大子系统(4 )将FPGA产生的LVCMOS电平频率信号经緩冲 (4)进行驱动后经运放组成的信号放大环节(42 )进行比较放大，若运放所 接工作电源为士15V,则可将低于2V信号转换为-15V电平，高于2.4V信号转换 为+15V电平(滞回比较器)，这样就FPGA产生的0 3.3V的LVCMOS电平转换为 ± 15V方波频率量电平，根据需要运放可接其他工作电源以便产生任意电平频率 波形信号以适用不同场合需求。
权利要求
1.一种基于CAN总线的频率量信号产生方法，其特征在于所述的基于CAN总线的频率量信号产生方法由CAN通信子系统实现与上位机通信，接收频率量给定数据，CAN通信子系统实现CAN总线管理并将接收到的频率量给定数据通过CPU子系统分地址写入FPGA片内RAM，FPGA首先将内部RAM频率量给定数据转换为分频系数，然后根据分频系数在相应通道产生频率信号，电平转换与放大电路将FPGA产生的频率信号进行驱动与放大，将LVCMOS(低电压CMOS电路)电平转换任意电平频率波形信号以适用不同场合需求，同时可通过CAN子系统讲CPU子系统及FPGA子系统运行状态、各通道频率值反馈给上位机。
2. —种基于CAN总线从频率量信号发生电路，其特征在于由CAN通 信子系统、CPU子系统、FPGA (现场可编程逻辑阵列)子系统、电平转换 及放大子系统等电路组成；CAN通信子系统的入口与上位机进行通讯连接， 并将通信信号首先连接CAN总线收发器，经光电隔离后连接至CAN通信控 制器；再由CAN通信控制器将相应数据、地址、控制总线连接至CPU子系 统的CPU处理器；CPU部分10 (输入/输出口 )端口连接至FPGA子系统，使 CPU可以通过这些端口实现对FPGA数据的写入/读出；FPGA频率输出IO连 接至电平转换与放大子系统的数据緩沖，对频率量信号进行相应数据缓冲， 再由数据緩冲接至信号放大环节，将信号进行放大调整后输出信号；同时 可通过CAN子系统将CPU子系统及FPGA子系统运行状态、各通道频率值反 馈给上位机以便实现闭环控制。
3. 根据权利要求2所述的 一 种基于C. A N总线从频率量信号发生电路， 其特征在于CAN子系统实现频率量发生插件与上位机的通信，接收频率 量给定数据，由总线收发器、通信控制器、光电隔离及接口保护电路组成， 为了提高CAN通信的可靠性，CAN通信子系统采用了两套完全相同的电路 组成热备份冗余控制，当 一 路CAN通信受干扰或失败时自动切换到另 一 路。
4. 根据权利要求2所述的一种基于CAN总线从频率量信号发生电路， 其特征在于所述的CPU通信子系统由处理器、时针、复位电路等组成， CPU通信子系统根据CPU的设备地址信号读取本插件CAN总线数据，并对 实现CAN总线的管理，通过CAN总线接收来自上位机的频率量给定数据， 并将相应频率数据分址写入FPGA片内RAM,同时可通过C AN子系统将CPU子系统及FPGA子系统运行状态、各通道频率值反馈给上位机以便实现闭环控制。
5. 根据权利要求2所述的一种基于CAN总线从频率量信号发生电路， 其特征在于 所述的FPGA子系统由DC/DC电源、FPGA及程序存储器 FLASH组成，包括地址编码译码管理、存储频率量数据、频率计算及产生 频率信号等部分，地址编码译码将C P U写入的频率数据分地址存放在F P G A 内部不同RAM空间；FPGA内部编程设计有数据存储区，用来存放CPU写入 的频率数据，不同的地址对应不同频率输出通道；FPGA将内部RAM空间存 放的频率量给定信息根据时针频率转换成分频系数，将该分频系数写入一 个24位定时器对主时针进行分频产生要求的频率信号。
6. 根据权利要求2所述的 一 种基于C A N总线从频率量信号发生电路， 其特征在于电平转换及放大子系统将FPGA产生的LVCMOS电平频率信号 经緩冲进行驱动，然后经运放(比较器)进行放大，产生方波频率信号， 根据运放所接工作电源的不同，输出方波信号幅值范围可为5 30V。
全文摘要
一种基于CAN总线的频率量信号发生电路，由CAN通信子系统、CPU子系统、FPGA系统、电平转换及放大子系统等电路组成，所述频率量信号发生电路设计在一块标准6U插件上，该6U插件可安装在标准6U机箱中，其中CAN子系统实现与上位机通信，接收频率量给定数据，CPU子系统实现CAN总线管理并将接收到的频率量给定数据分地址写入FPGA片内RAM，FPGA首先将内部RAM频率量给定数据转换为分频系数，然后根据分频系数在相应通道产生频率信号，电平转换与放大子系统将FPGA产生的频率信号进行驱动与放大，将LVCMOS电平转换任意电平频率波形信号以适用不同场合需求，同时可通过CAN子系统将CPU子系统及FPGA子系统运行状态、各通道频率值反馈给上位机以便实现闭环控制。
文档编号G05B23/02GK101493698SQ20091004275
公开日2009年7月29日 申请日期2009年2月27日 优先权日2009年2月27日
发明者任湘辉, 良 何, 刘智聪, 吴正平, 周少云 申请人:株洲南车时代电气股份有限公司