一种离散采样的s曲线加减速控制方法及装置制造方法

一种离散采样的s曲线加减速控制方法及装置制造方法
【专利摘要】本发明属于数控加工【技术领域】，具体是一种离散采样的S曲线加减速控制方法及装置。根据单个采样周期内位移增量是对速度增量积分，也是对加速度增量二重积分的关系，本发明通过纯硬件实现了高频采样的S曲线加减速控制方法。基于现场可编程门阵列运动控制器硬件平台，利用硬件描述语言设计了包括采样周期、速度控制、计数比较和脉冲发生等功能的运动控制模块；分析了S曲线各变速点的判断方法；通过对电机位置、速度及加速度的实时反馈比较，改变加加速的状态，进而改变加速度累加器和速度累加器的值，实现了对驱动脉冲频率的S曲线控制。本发明采样频率高，可重构复用；驱动脉冲频率变化连续、平滑，提高了电机运行效率和数控系统的可靠性。
【专利说明】一种离散采样的S曲线加减速控制方法及装置

【技术领域】
[0001] 本发明涉及数控机床的数字控制加工【技术领域】，具体是一种离散采样的S曲线加 减速控制方法及其装置。

【背景技术】
[0002] 在计算机数字控制系统（CNC，ComputerNumericalControl)中，为避免各轴产生 冲击、失步、超程和振荡，以保证运动部件的平稳和准确定位，必须进行加减速控制，以使进 给速度平滑过渡。常用的加减速控制有直线加减速、指数加减速、S曲线加减速等方法。直 线加减速和指数加减速，虽然计算量小，编程简单，但是在加减速阶段存在加速度突变的现 象，导致机床产生剧烈振动，不适合用于数控机床的高速加工。S曲线加减速方法可实现加 减速过程中加速度的连续变化，能够有效减小冲击和振荡。而S曲线加减速控制要实现多 阶段和自动加减速控制，参数调整不易，算法实现较为复杂，因而S曲线加减速控制多用软 件来实现。
[0003]目前数控系统大都基于数据采样控制系统，其数据采样周期均为一固定时间周期 常数，从2-8ms不等。在数据采样控制系统中，所有不同处理步骤的时间理论上必须为该周 期的整数倍，但实际上会有误差，因此会带来相应的量化误差问题，即圆整误差。采样周期 越大，误差也越大。该误差会对速度进给的平滑性、加工表面的光洁度带来相应的影响。


【发明内容】

[0004] 本发明针对现有技术的不足，提供一种在定长脉冲驱动模式下基于现场可编程门 阵列硬件平台的高频离散采样S曲线加减速控制方法及装置，是一种高速可靠、圆整误差 小、进给速度平滑，适用于一般CNC系统的加减速控制方法及装置。
[0005] 本发明的技术方案如下：
[0006] 一种离散采样的S曲线加减速控制方法及装置，其特征在于：通过人机交互界面 将运动参数写入该基于现场可编程门阵列的加减速控制装置，该装置完成加减速运算配置 脉冲频率后，产生相应脉冲用以驱动电机，当输出脉冲数等于预设脉冲数时，控制器停止输 出，电机完成走位。同时装置还接收编码器的反馈信号，以反映当前电机的速度和实际的位 移。（如图1所示）
[0007] 本发明利用可调分频器来产生预设频率的脉冲。在已知的高频系统时钟下，根据 给定的离散算法来修改脉冲的频率值，就能产生一连串预期频率的脉冲，这些脉冲即可通 过差分芯片直接控制伺服电机驱动器。
[0008] 本发明基于离散采样，可设系统设置的采样周期、最高驱动速度和初始速度分别 为TS、VJPV^。限定加加速段、减加速段、加减速段和减减速段所用的时间相等，设为t。（如 图2)，则有t。=N。·Ts (N。表示t。时间内的采样周期数），匀速段所用时间为tu，匀加速段 和匀减速段所用的时间相等且设为td，则有td=Nd ·Ts (Nd表示td时间内的采样周期数）。 最大加速度和加速度导数分别为A_^Pja，则由线性变化的加速度规律可得t。=A_/ja。
[0009] 本发明根据运动控制模块所需实现的功能，采用硬件描述语言将现场可编程门阵 列片内逻辑设计分为四个子功能模块：采样周期模块、速度控制模块、计数比较模块、脉冲 发生模块（如图3所示）。
[0010] 本发明的采样周期模块主要是通过对系统时钟分频计数得到采样周期和触发脉 冲的，由一个分频器和一个计数器组成。其具体步骤为：
[0011] Stepl设置一个可更改的分频系数Dt，用于对系统时钟Fcdk的分频。采样频率fT 和采样周期Ts的表达式为：fT=Fdk/DT，Ts=DVFcdk，采样频率越高，速度越平滑。
[0012] St印2计数器对分频后的采样频率脉冲计数，产生两个频率相同（均为fT)但不同 步的触发脉冲TA，Tb，分别用于触发九乘法器和At乘法器的运作，以实现对速度控制模块中 的两个累加器进行同频异步控制。
[0013] 本发明的速度控制主要体现在一个采样时间内的电机位移增量，是对速度增量的 积分，也是对加速度增量的二重积分。因此在速度控制模块中，设计了九选择器、At累加器、 ft累加器以及2个乘法器。其具体步骤为：
[0014] St印1系统设置一个可调加速度导数ja，则ja选择器将对外部控制信号EN1，EN2 进行译码进而选择使用ja，〇及_ja三个参数进入ja乘法器与采样周期值Ts相乘。
[0015] St印2九乘法器输出加速度增量J进入At累加器。
[0016] St印3At累加器输出当前加速度值A(t)进入At乘法器。
[0017]St印4At乘法器将当前加速度值A(t)、采样周期Ts和脉冲当量〇的倒数进行相 乘，输出脉冲频率增量Δ?·进入ft累加器。
[0018] St印5ft累加器输出预期脉冲的频率值f(t)。
[0019] 本发明本质上是改变预期脉冲的频率值来控制速度。而S曲线加减速相应的时间 节点控制是由计数比较模块完成。根据已知预期脉冲的频率值f(t)，采用可调分频器对高 频系统时钟进行分频的方法获得该脉冲。
[0020] 本发明的脉冲发生模块设计有锁相环PLL、除法器、寄存器和分频器。其具体步骤 为：
[0021] Stepl系统时钟Fdk进入PLL倍频，设倍频系数为k。则倍频后的高频时钟Fdkpll =k·Fclk〇
[0022] St印2在寄存器中设置32位的整型数G(其值为高频时钟匕11；1)11的频率值），作为 除法器的被除数。
[0023] St印3将当前预期脉冲频率值f(t)作为除法器的除数，由此可得：<? =I7U。Q 为除法器运算后的商向下取整的结果，其值也是一个32位的整型。
[0024] Step4将Q作为可调分频器的分频系数。可得驱动脉冲的频率为： /a(t) = ^ = 。该驱动脉冲的频率fa(t)与当前预期脉冲频率值f(t)极为接近。
[0025]St印5驱动脉冲经过鉴相、滤波即可发送给伺服驱动器驱动电机。
[0026] 本发明的计数比较模块主要用于控制S曲线的各个变加速度点的判断（如图2、 4)，采用多个计数器及比较器实现对信号EN1，EN2的编码输出，进而对九选择器进行参数 输出控制。
[0027] 在定长脉冲驱动输出模式下，如果设置的定长脉冲数P不足以使S曲线加速到所 设定的最高驱动速度Vs，将形成一个三角形的加速度曲线（如图4)。S曲线分为5段，需实 现4个变速点位置判断功能，分别为：减加速起点α，加减速起点β和减减速起点γ。具 体判断步骤为：
[0028]St印1经推导可知加加速段所需脉冲P(t。）与总的输出脉冲P之间的关系为： P(t。)/P~ 1/12。使用Pt计数器对驱动脉冲计数，通过比较器当P(t) =P/12且加速度A(t) <八_时，为减加速起点a，ja选择器改变加速度导数ja的符号，开始降低加速度的值。
[0029]St印2通过Pt比较器当P(t) =P/2时，为加减速起点β，改变ja的符号进入加 减速。
[0030] St印3直至当P(t) = 11P/12时，为减减速起点γ，再次改变1的符号至速度为 零。整段速度曲线为完全S曲线。
[0031] 如果设置的定长脉冲数P能使速度到达最高驱动速度Vs，则S曲线分为7段，需实 现6个变速点位置判断功能，（如图2)，分别为：匀加速起点a，减加速起点b，匀速起点c， 加减速起点d，匀减速起点e和减减速起点f。具体判断步骤为：
[0032]Stepl通过At比较器判断当加速度A(t)=六_时，为勾加速起点a，此时Pt计数 器的值记为Pa，速度进入匀加速段。
[0033]St印2经推导可知加加速段和匀加速段所需采样周期数（NJNd) = (Vs-Vtl)AmaxTs, 使用Nt计数器对触发脉冲T4或TB计数，计得值通过Nt比较器，当N=N。+乂时，为减加速起 点b，此时Pt计数器的值记为Pb，速度进入减加速段。
[0034]Step3通过ft比较器判断当速度V(t) =V3即f(t) =f3时，为勾速起点c，此时 Pt计数器的值记为P。，速度进入匀速段。
[0035] Step4由Pt比较器判断当P(t) =P-P。时，为加减速起点d，速度进入加减速段。
[0036]Step5由Pt比较器判断当P(t) =P-Pb时，为匀减速起点e，速度进入匀减速段。
[0037] St印6由Pt比较器判断当P(t) =P-P』寸，为减减速起点f，速度进入减减速段。
[0038] 本发明实施例选用4台Panasonic公司MinasA4系列MCDDT3520伺服驱动器和 4台适配MHMD082P1U伺服电机，其额定功率为750W，额定转速为3000rpm;人机界面选用 Kinco公司MD304L文本显示器。
[0039] 本发明实施例采用的现场可编程门阵列（FPGA)是ALTERA公司CycloneIV系列 EP4CE30F23C6芯片，该芯片共有28848个LE(逻辑单元），328个可用引脚和4个锁相环IP 核，资源丰富，足以满足实验要求。
[0040] 本发明实施例在QuartusII12. 1设计环境下采用VHDL硬件描述语言编写程序 及原理模块。
[0041] 本发明实现了对电机完全S曲线和部分S曲线的加减速控制，验证了设计的正确 性。本发明的主要优势在于高速采样频率S曲线加减速的模块化设计和纯硬件实现，减少 了外部元器件，提高了电机运行效率和系统的可靠性，方便系统维护及功能重构复用。

【专利附图】

【附图说明】
[0042] 图1为运动控制硬件平台流程示意图。
[0043]图2为部分S曲线加减速的加速度、进给速度的变化规律示意图。
[0044] 图3为基于现场可编程门阵列的S曲线加减速控制原理示意图。
[0045] 图4为完全S曲线加减速的加速度、进给速度的变化规律示意图。
[0046] 图5为定长脉冲数P为25时的驱动脉冲及反馈波形示意图。
[0047] 图6为定长脉冲数P为25时的反馈与拟合的频率曲线对比示意图。
[0048] 图7为定长脉冲数P为25时的反馈脉冲的位置曲线示意图。
[0049] 图8为定长脉冲数P为100时的反馈脉冲频率曲线示意图。
[0050] 图9为定长脉冲数P为100时的反馈脉冲的位置曲线示意图。

【具体实施方式】
[0051] 下面结合附图与【具体实施方式】对本技术及装置进一步说明如下：
[0052] -种高频采样的S曲线加减速控制装置，其具体实施过程：图1所示，通过人机交 互界面将运动参数写入该基于现场可编程门阵列的加减速控制装置，该装置完成加减速运 算配置脉冲频率后，产生相应脉冲用以驱动电机，当输出脉冲数等于预设脉冲数时，控制器 停止输出，电机完成走位。同时装置还接收编码器的反馈信号，以反映当前电机的速度和实 际的位移。
[0053] 本发明利用可调分频器来产生预设频率的脉冲。在已知的高频系统时钟下，根据 给定的离散算法来修改脉冲的频率值，就能产生一连串预期频率的脉冲，这些脉冲即可通 过差分芯片直接控制伺服电机驱动器。
[0054] 本发明基于离散采样，可设系统设置的采样周期、最高驱动速度和初始速度分别 为TS、VJPV^。限定加加速段、减加速段、加减速段和减减速段所用的时间相等，设为t。（如 图2所示），则有t。=N。*TS (N。表示t。时间内的采样周期数），匀速段所用时间为tu，匀加 速段和匀减速段所用的时间相等且设为td，则有td=Nd ·Ts(Nd表示td时间内的采样周期 数）。最大加速度和加速度导数分别为A_^Pja，则由线性变化的加速度规律可得t。=Aniax/ Ja0
[0055] 本发明利用加速度和速度对加速度导数的积分关系，可依次推导出S曲线加减速 的加速度A(t)、速度V(t)的数学表达式如下：

【权利要求】
1. 一种离散采样的S曲线加减速控制方法及装置，其特征在于：通过人机交互界面将 运动参数写入该基于现场可编程门阵列的加减速控制装置；该装置完成加减速运算配置脉 冲频率后，产生相应脉冲用以驱动电机；当输出脉冲数等于预设脉冲数时，控制器停止输 出，电机完成走位；同时装置还接收编码器的反馈信号，以反映当前电机的速度和实际的位 移；本装置利用可调分频器来产生预设频率的脉冲，在已知的高频系统时钟下，根据给定的 离散算法来修改脉冲的频率值，从而产生一连串预期频率的脉冲，这些脉冲即可通过差分 芯片直接控制伺服电机驱动器。
2. 如权利要求1中所述的运动控制装置是基于现场可编程门阵列为核心控制器，根据 运动规划所需实现的功能，采用硬件描述语言将现场可编程门阵列片内逻辑设计分为四个 子功能模块：采样周期模块、速度控制模块、计数比较模块、脉冲发生模块。
3. 如权利要求1中所述的预期频率脉冲，是通过对电机位置的实时反馈和加速度、速 度的实时比较，实现对S曲线各变速点的判断以改变加加速的状态，从而通过加速度累加 器和速度累加器实现对输出脉冲的S曲线控制。
4. 如权利要求1中所述的离散算法的基于离散采样，系统设置采样周期T s、最高驱动 速度Vs和初始速度V m限定加加速段、减加速段、加减速段和减减速段所用的时间相等，设 为t。，则有亿=N。? TS(N。表示t。时间内的采样周期数）；勾速段所用时间为t u，匀加速段 和匀减速段所用的时间相等且设为td，则有td= N d ? Ts (Nd表示t d时间内的采样周期数）； 最大加速度和加速度导数分别为A_^P j a，则由线性变化的加速度规律可得te= A_/ja。
5. 如权利要求2中所述的采样周期模块主要由一个分频器和一个计数器组成；对该分 频器系统设置一个可更改的分频系数化，用于对系统时钟匕11;的分频；计数器可产生两个频 率相同（均为采样频率4)但不同步的触发脉冲TA，TB，分别用于触发九乘法器和A t乘法 器的运作，可实现对速度控制模块中的两个累加器进行同频异步控制。
6. 如权利要求2中所述的速度控制模块设计了 j 3选择器、A t累加器、f t累加器以及2 个乘法器；系统设置一个可调加速度导数ja，则ja选择器将对外部控制信号EN1，EN2进行 译码进而选择使用ja，0及_ja三个参数进入j a乘法器，与采样周期值T s相乘后，j a乘法器 输出加速度增量J进入At累加器;A t累加器输出的是当前加速度值A (t) ;At乘法器是将当 前加速度值A(t)、采样周期!；和脉冲当量〇的倒数进行相乘，输出脉冲频率增量Af?进入 ft累加器；最后ft累加器输出预期脉冲的频率值f(t);速度控制模块本质上是改变预期脉 冲的频率值来控制速度。
7. 如权利要求2中所述的脉冲发生模块设计有锁相环PLL、除法器、寄存器和分频器； 系统时钟匕11;首先进入PLL倍频；在寄存器中设置32位的整型数G (其值为系统时钟F。11;倍 频后的频率值），作为除法器的被除数；由速度控制模块产生的当前预期脉冲频率值f(t) 作为除法器的除数，其值用作可调分频器的分频系数；分频器输出实际驱动脉冲的频率 fa(t);经鉴相、滤波即可发送给伺服驱动器驱动电机。
8. 如权利要求2中所述的计数比较模块，采用了多个计数器及比较器实现对信号EN1， EN2的编码输出，并由ja选择器进行译码从而对加速度导数j a的状态控制得以实现的。
9. 如权利要求2中所述的计数比较模块是用于对S曲线的各个变加速度点的判断，分 为完全S曲线和部分S曲线： 在定长脉冲驱动输出模式下，若设置的定长脉冲数P不足以使S曲线加速到所设定的 最高驱动速度vs，将形成一个三角形的加速度曲线；经推导可知加加速段所需脉冲P(t。）与 总的输出脉冲p之间的关系为paj/p ~ 1/12;使用pt计数器对输出脉冲计数，当p(t)= P/12且加速度A(t) < Amax时，j a选择器将改变加速度导数j a的符号，开始降低加速度的值； 当P(t) = P/2时，改变ja的符号进入加减速，直至当P(t) = 11P/12时，再次改变j a的符 号至速度为零，整段速度曲线为完全S曲线； 若设置的定长脉冲数P能使速度到达最高驱动速度Vs，则S曲线分为7段，需实现6个 变速点位置判断功能，分别为：匀加速起点a，减加速起点b，匀速起点c，加减速起点d，匀减 速起点e和减减速起点f ;通过At比较器判断当加速度A(t)=六_时，为勾加速起点a，此 时Pt计数器的值记为P a，速度进入匀加速段；使用Nt计数器对采样周期模块中的触发脉冲 1\或T !3进行计数，计得值通过N t比较器，当N = N。+4时，为减加速起点b，此时P t计数器 的值记为Pb，速度进入减加速段；通过ft比较器判断当速度V(t) =V，f(t)=匕时，为 匀速起点c，此时Pt计数器的值记为P。，速度进入匀速段；同样由Pt比较器判断当P (t)= P-P。，P(t) = P-Pb及P(t) = P-P 3时，可分别判断出加减速起点d，匀减速起点e和减减速 起点f。
【文档编号】G05B19/416GK104483906SQ201510011320
【公开日】2015年4月1日 申请日期:2015年1月7日 优先权日:2015年1月7日
【发明者】沈孟锋, 俞红祥 申请人:浙江师范大学