一种多模块多通道采集同步系统及工作方法与流程

本发明涉及数据同步技术，具体是一种多模块多通道采集同步系统及工作方法。

背景技术：

现有的多通道采集同步方法，大多直接使用一片AD芯片的同源时钟，在调整输入数据延时后去采集多个AD芯片的数据。

图1为传统多通道采集同步实现流程图。在采集时，选取一个AD同步时钟作为采样时钟，该时钟与各个AD数据均是同源的，但相位关系未知。

将各个AD芯片输入的数据信号通过FPGA内部的输入输出延迟单元IODELAY，对数据信号进行延时，调整数据信号与上述我们选取的同源时钟之间的相位关系，保证同源时钟可以正确的采到对应的数据。具体操作时可以在AD采样处灌入低频连续波信号，观察采样结果来调整延时值。

使用同源时钟对IODELAY延时后的信号进行采样，此时所有AD芯片的数据均处于同源时钟所在的时钟域下，后续可使用该时钟进行运算。

经过上述操作后，可保证在每次上电后各AD芯片数据均可被正确的采到，各通道采样数据相互间的相位关系不随时间变化，即实现了同步采样的功能。

传统架构简单，易于工程实现。但由于无法实现FPGA间的同步，所以其采用方法只能在一片FPGA内实现。当通道数量过多，需要多片FPGA或需要多个FPGA模块进行采样时，传统的方法无法实现同步采样。

技术实现要素：

针对现有技术中的方法无法实现多模块多通道采集同步的技术问题，本发明公开了一种多模块多通道采集系统同步方法及工作方法。

所述多模块多通道同步采集系统包括秒脉冲信号生成单元、至少两个内部设置有输入输出延迟单元IODELAY的 FPGA、若干分别与各个FPGA对应连接的AD芯片、以及与所有FPGA相连的母板。

所述秒脉冲信号生成单元与其中一个FPGA连接，其用于生成秒脉冲信号，并将所述秒脉冲信号传输到与其连接的FPGA中，该FPGA将输入的秒脉冲信号同步到与其连接的AD芯片的采集时钟，该FPGA还将同步后的秒脉冲信号和采集时钟信号发送到母板，由母板将秒脉冲信号和采集时钟信号发送到各个FPGA。

各个FPGA基于母板发送的采集时钟信号采样AD芯片传过来的数据、预先固定输入输出延迟单元IODELAY的延时值，并采集输入输出延迟单元IODELAY输出的秒脉冲信号，各个FPGA在秒脉冲信号的作用下实现同步。

进一步的，所述秒脉冲信号产生单元为GPS模块。

进一步的，与秒脉冲单元连接的FPGA设置有数据选择器MUX，所述MUX与秒脉冲信号产生单元连接，用于将秒脉冲信号输出给母板。

进一步的，所述MUX还用于向母板输出伪随机序列，所述伪随机序列被母板输出到对应的FPGA中，该FPGA能够利用伪随机序列进行数据采集测试，并选择输入输出延迟单元IODELAY的一个延时值进行固定。

上述多模块多通道同步采集系统的工作方法包括以下的步骤：

步骤一:预先选定一个FPGA，该FPGA接收秒脉冲信号，并将输入的秒脉冲信号同步到与其连接的AD芯片的采集时钟。

步骤二:步骤一中的FPGA将同步后的秒脉冲信号和采集时钟发送到母板。

步骤三：母板将秒脉冲信号和采集时钟发送到与其连接的各个FPGA上。

步骤四：各个FPGA上基于采集时钟采集AD芯片传过来的数据及采样输入输出延迟单元IODELAY输出的秒脉冲信号，秒脉冲作为采集启动信号，以实现不同FPGA的采集同步。

进一步的，步骤四之前，需要各个FPGA对输入输出延迟单元IODELAY的延时值进行设定，单个的FPGA进行延时至设定的具体步骤为：

步骤a:步骤一中的FPGA的MUX向被测FPGA输出一串伪随机序列，所述伪随机序列被传输到输入输出延迟单元IODELAY。

步骤b:被测FPGA选择一个延时值，根据该延时值对通过输入输出延迟单元IODELAY的伪随机序列进行采集，并判断是否能正确采集。

步骤c:重复执行步骤a、b，直到遍历完被测FPGA所有延时值。

步骤d:挑选出一个能正确采集到伪随机序列的延时值进行固定。

进一步的，步骤d中具体为：将各个延时值按照对应相位大小进行排序后首尾相邻形成一个圆环，找到不能正确采集伪随机序列的延时值所处位置，选择与其在圆环上位置相对的延时值进行固定。

通过采用以上的技术方案，本发明的有益效果为：对秒脉冲信号进行同步处理后便可保证秒脉冲后各FPGA采到的数据流是同步的，各通道采样数据相互间的相位关系不随时间变化，实现多模块多通道同步采样的功能。

附图说明

图1为传统多通道采集同步实现流程图。

图2为本发明所述系统系统框图。

图3为多通道同步采集运行环境。

图4为部分通道相位差实测结果。

具体实施方式

下面结合说明书附图，详细说明本发明的具体实施方式。

如图2所示，本发明所述多模块多通道同步采集系统包括秒脉冲信号生成单元、至少两个内部设置有输入输出延迟单元IODELAY的 FPGA、若干分别与各个FPGA对应连接的AD芯片、以及与所有FPGA相连的母板。

所述秒脉冲信号生成单元与其中一个FPGA连接，其用于生成秒脉冲信号，并将所述秒脉冲信号传输到与其连接的FPGA中，该FPGA将输入的秒脉冲信号同步到与其连接的AD芯片的采集时钟，该FPGA还将同步后的秒脉冲信号和采集时钟信号发送到母板，由母板将秒脉冲信号和采集时钟信号发送到各个FPGA。所述秒脉冲信号产生单元可以为GPS模块。

各个FPGA基于母板发送的采集时钟信号采样AD芯片传过来的数据、预先固定输入输出延迟单元IODELAY的延时值，并采集输入输出延迟单元IODELAY输出的秒脉冲信号，各个FPGA在秒脉冲信号的作用下实现同步。

如图1所示，与秒脉冲单元连接的FPGA设置有数据选择器MUX，所述MUX与秒脉冲信号产生单元连接，用于将秒脉冲信号输出给母板。

由于各个FPGA接收到的未经处理的秒脉冲信号是异步的，不能直接使用，为了更好的实现各个FPGA之间的同步，所述MUX的秒脉冲输出管脚还用于向母板输出伪随机序列，所述伪随机序列用于被母板输出到对应的FPGA中，该FPGA该FPGA能够利用伪随机序列进行数据采集测试，调整输入输出延迟单元IODELAY的延时，以保证能采到相位完全确定的秒脉冲信号。当然，同一时刻，MUX对伪随机序列、秒脉冲信号择一输出。经过处理后的秒脉冲信号作为采集启动信号，可实现各个FPGA之间同步。

本发明通过硬同步来进行同步采样，对秒脉冲信号进行同步处理后便可保证秒脉冲后各FPGA采到的数据流是同步的，各通道采样数据互相间的相位关系不随时间变化，从而实现同步采样的功能。

下面对本系统的工作方法进行说明。

包括以下的步骤：

步骤一:预先选定一个FPGA，该FPGA接收秒脉冲信号，并将输入的秒脉冲信号同步到与其连接的AD芯片的采集时钟。

步骤二:步骤一中的FPGA将同步后的秒脉冲信号和采集时钟发送到母板。

步骤三：母板将秒脉冲信号和采集时钟发送到与其连接的各个FPGA上。

步骤四：各个FPGA上基于采集时钟采集AD芯片传过来的数据及采样输入输出延迟单元IODELAY输出的秒脉冲信号，根据秒脉冲的到达来实现不同FPGA的同步。

秒脉冲信号作为同步启动信号，当秒脉冲达到时停止采集，当秒脉冲结束时启动采集。

进一步的，步骤四之前，还需要各个FPGA对输入输出延迟单元IODELAY的延时值进行设定，单个的FPGA进行延时至设定的具体步骤为：

步骤a:步骤一中的FPGA的MUX向被测FPGA输出一串伪随机序列，所述伪随机序列被传输到输入输出延迟单元IODELAY。所述伪随机序列是发送方和接收方都预先知道的。

步骤b:被测FPGA选择一个延时值，根据该延时值对通过输入输出延迟单元IODELAY的伪随机序列进行采集，判断是否采集到了正确的伪随机序列；

步骤c:重复执行步骤a、b，直到遍历完被测FPGA所有延时值；

步骤d:挑选出一个能正确采集到伪随机序列的延时值进行设定。

具体为：将各个延时值按照对应相位大小进行排序后首尾相邻形成一个圆环，找到不能正确采集伪随机序列的延时值所处位置，选择其在圆环上位置相对的延时值进行固定。以时钟想象，加入1-12分别代表相位值，假如1处为不能正确采集伪随机序列的位置，则其对应位置的7则被挑选出来，作为最佳的延时值进行设定。加入1、2、3均是未能正确采集伪随机序列的位置，则对应位置分布为7、8、9，此时可以选择8作为最佳的延时值进行设定。当然，也可以选择7与9。

本发明的运行环境如图3所示。

M个模块需要先同步接收N*M路AD原始中频数据。

单片FPGA中实现N路中频采样，整个发明中使用了M块FPGA（如图2所示， FPGA1、FPGA2、一直到FPGAM），共对N*M个通道的中频数据进行了测试。图4 为部分通道相位差实测结果，图4的测试结果说明了本发明效果良好，各AD采样数据流可完全实现同步接收，为后续处理算法提供了同步保证。

该发明经过充分验证，功能正确，实测结果如图4所示，为选取的部分通道相位差实测结果。测试选取其中一个通道作为基准通道，对连续波信号做完FFT后，在对应频点求其他通道于该通道的相位差。可以看出在不同时间对系统进行测试，各通道之间相位差稳定。

上述的实施例中所给出的系数和参数，是提供给本领域的技术人员来实现或使用发明的，发明并不限定仅取前述公开的数值，在不脱离发明的思想的情况下，本领域的技术人员可以对上述实施例作出种种修改或调整，因而发明的保护范围并不被上述实施例所限，而应该是符合权利要求书提到的创新性特征的最大范围。