雷达回波模拟器高精度延时控制方法及雷达回波模拟器与流程

本发明涉及电子技术领域，特别涉及雷达信号处理技术领域，具体是指一种雷达回波模拟器高精度延时控制方法及雷达回波模拟器。

背景技术：

在雷达信号处理领域，现有的信号延时控制机制是，外部中频信号经高速ADC采样(采样时钟速率2.4GHz)，通过串并转换为16路低速信号(并行处理时钟速率150MHz)，再送入到FPGA进行信号处理(添加延时，多普勒等)，之后再并串转换经DAC输出。在传统的工程实现中，模拟回波的最小延时完全依赖于并行处理时钟的速率，此例中即为150MHz。

以16路实部信号为例加以说明，如图1所示，其中Re(n-1)表示被延迟了(n-1)个时钟的实部信号，它包含Re_0,Re_1,…,Re_15共16路并行分信号，Re(n)表示被延迟了n个时钟的实部信号。很显然，Re(n-1)到Re(n)的延时间隔为而且16路信号并串转换后，每一个的延时对应是16个点的间隔(并串转换后采样率变为2.4GHz，每个点间隔)。因此，最小延时取决于并行处理时钟的速率，其间隔为

可编程逻辑门阵列(FPGA)因其强大的并行处理能力，以及可编程、低功耗、底低成本的优势而得到广泛应用。传统的工程实现中，雷达回波模拟器的延时精度受限于FPGA的工作频率，而FPGA的最高频率通常限制在100～300MHz(由其内部布线延时决定)，远低于高速AD/DA芯片的采样率(通常可达2GHz以上)。然而，考虑到FPGA的并行性，可以采用多路并行处理的方法等效提高FPGA的工作频率，即以面积换速度。因此，理论上，雷达模拟器的最高延时精度实际是由AD/DA芯片的采样率所决定。基于此，如何利用FPGA，在较低的工作频率下实现高精度的信号延时控制，成为本领域亟待解决的技术问题。

技术实现要素：

本发明的目的是克服了上述现有技术中的缺点，提供一种基于特定的信号处理过程，利用FPGA在较低的工作频率下实现的雷达回波模拟器高精度延时控制方法及实现该方法的雷达回波模拟器。

为了实现上述的目的，本发明的雷达回波模拟器高精度延时控制方法包括以下步骤：

信号延时单元对m路并行信号进行延时处理，产生n组延迟1、2、……n个时钟的m路实部信号Re'(1、2、……n)；

信号赋值单元将所述的n组m路实部信号Re'(1、2、……n)进行横向移位赋值产生延时并行信号。

该雷达回波模拟器高精度延时控制方法中，所述的横向移位赋值具体为：将延时n-1个时钟的m路实部信号Re'(n-1)中的第k路信号Re'(n-1)_k-1赋值给第k+p路信号Re'(n-1)_k+p-1，(k+p≤m)；或将延时n-1个时钟的m路实部信号Re'(n-1)中的第k路信号Re'(n-1)_k-1赋值给延时n个时钟的m路实部信号Re'(n)中的第k+p-m路信号Re'(n)_k+p-m-1，(k+p＞m)，其中，p为单位延时间隔参数(0≤p<m)。

该雷达回波模拟器高精度延时控制方法还包括以下步骤：

将初始信号经模数转换单元转换为数字串行信号；

将所述的数字信号经过串并转换单元转为所述的m路并行信号；以及

将所述的延时并行信号经并串转换单元转为延时串行信号；

将所述的延时串行信号经数模转换单元转换为延时模拟信号后输出。

该雷达回波模拟器高精度延时控制方法中，所述的串并转换单元的并行处理时钟速率为150MHz，产生16路并行信号，所述的16路并行信号的采样速率为150MHz，每一路并行信号之间的间隔为

该雷达回波模拟器高精度延时控制方法中，所述的雷达回波模拟器包括模数转换器、串并转换器及FPGA，所述的模数转换器包括所述的模数转换单元和数模转换单元，所述的串并转换器包括所述的串并转换单元和并串转换单元，所述的FPGA包括所述的信号延时单元和信号赋值单元。

本发明还提供一种实现上述的雷达回波模拟器高精度延时控制方法的雷达回波模拟器。

采用了该发明的雷达回波模拟器高精度延时控制方法及雷达回波模拟器，其在对m路并行信号进行延时处理，产生n组延迟1、2、……n个时钟的m路实部信号Re'(1、2、……n)后，将所述的n组m路实部信号Re'(1、2、……n)进行横向移位赋值产生延时并行信号，即将实部信号Re'(1、2、……n)中前一路的信号后移数位赋值，由此实现更小间隔的延时，从而实现利用FPGA在较低的工作频率下的雷达回波模拟器高精度延时控制方法，且本发明的方法应用实现方式简便，应用范围广泛，实现该方法的雷达回波模拟器的延时控制精度高，应用成本低廉。

附图说明

图1为现有技术中的信号延时控制机制示意图。

图2为本发明的信号延时控制机制示意图。

图3为本发明的雷达回波模拟器高精度延时控制方法的步骤流程图。

图4为本发明的雷达回波模拟器高精度延时控制方法的实现原理框图。

图5为采用本发明的雷达回波模拟器高精度延时控制方法延时结果对比图。

图6为采用本发明的雷达回波模拟器高精度延时控制方法延时结果对比图。

图7为采用本发明的雷达回波模拟器高精度延时控制方法延时结果对比图。

图8为对本发明的雷达回波模拟器高精度延时控制方法进行验证的设备框图。

图9为利用本发明的雷达回波模拟器高精度延时控制方法预设延时35.00ns的延时信号示波器实测截图。

图10为利用本发明的雷达回波模拟器高精度延时控制方法预设延时的延时信号示波器实测截图。

图11为利用本发明的雷达回波模拟器高精度延时控制方法预设延时的延时信号示波器实测截图。

图12为利用本发明的雷达回波模拟器高精度延时控制方法预设延时的延时信号示波器实测截图。

图13为利用本发明的雷达回波模拟器高精度延时控制方法预设延时的延时信号示波器实测截图。

具体实施方式

为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。

请参阅图2所示，为本发明的信号延时控制机制示意图。

在一种实施方式中，该雷达回波模拟器高精度延时控制方法，如图3所示，包括以下步骤：

将初始信号经模数转换单元转换为数字串行信号；

将所述的数字信号经过串并转换单元转为m路并行信号；

信号延时单元对m路并行信号进行延时处理，产生n组延迟1、2、……n个时钟的m路实部信号Re'(1、2、……n)；

信号赋值单元将所述的n组m路实部信号Re'(1、2、……n)进行横向移位赋值产生延时并行信号；

将所述的延时并行信号经并串转换单元转为延时串行信号；

将所述的延时串行信号经数模转换单元转换为延时模拟信号后输出。

其中，所述的横向移位赋值，如图2所示，具体为：

将延时n-1个时钟的m路实部信号Re'(n-1)中的第k路信号Re'(n-1)_k-1赋值给第k+p路信号Re'(n-1)_k+p-1，(k+p≤m)；或

将延时n-1个时钟的m路实部信号Re'(n-1)中的第k路信号Re'(n-1)_k-1赋值给延时n个时钟的m路实部信号Re'(n)中的第k+p-m路信号Re'(n)_k+p-m-1，(k+p＞m)，

其中，p为单位延时间隔参数(0≤p<m)。

在优选的实施方式中，所述的串并转换单元的并行处理时钟速率为150MHz，产生16路并行信号，所述的16路并行信号的采样速率为150MHz，每一路并行信号之间的间隔为

在更优选的实施方式中，所述的雷达回波模拟器包括模数转换器、串并转换器及FPGA，所述的模数转换器包括所述的模数转换单元和数模转换单元，所述的串并转换器包括所述的串并转换单元和并串转换单元，所述的FPGA包括所述的信号延时单元和信号赋值单元。

本发明还提供一种实现上述的雷达回波模拟器高精度延时控制方法的雷达回波模拟器。

在实际应用中，精度为的延时可以看作由两部分组成，一部分是的整数倍，另一部分是的0～15倍，即

的整数倍延时已不难实现，关键是如何实现的0～15倍延时。事实上，可以将经过的整数倍延时的16路信号打一拍流水，然后对16路信号进行横向移位赋值，并选择的0～15倍延时输出。

实施原理框图如图4所示，显然，将N和M分别作为延时控制字的整数和小数部分，即可实现精度为的回波延时。

仍然以16路并行信号为例，延时机制如图2所示，Re'(n-1)表示被延迟了(n-1)个时钟的实部信号，Re'(n)表示被延迟了n个时钟的实部信号，16路并行信号内部进行横向移位赋值，以此实现精度更高的延时。以实现延时为例，将Re'(n-1)的Re_15路赋值给Re'(n)的Re_0路，将Re'(n)的Re_0路赋值给Re'(n)的Re_1路，…，将Re'(n)的Re_14路赋值给Re'(n)的Re_15路。这样，在并串转换后，就相当于实现了的延时。实现延时可以类似得出。

采用本发明的方法进行仿真的效果如下：

1)如图5所示，为采用本发明的方法延时结果对比图。注意到结果与预期符合。

2)如图6所示，为采用本发明的方法延时结果对比图。注意到结果与预期符合。

3)如图7所示，为采用本发明的方法延时结果对比图。注意到结果与预期符合。

对本发明的方法进行验证的设备框图如图8所示，硬件平台为SJTU-DRFM-SX600系列数字储频模块，其中FPGA的时钟为150MHz，AD/DA芯片的时钟为2.4GHz。改进的延时模块在PC端经编译、综合、布局布线后，生成sof文件，将sof文件下载至FPGA，时钟模块提供单板ADC/DAC所需时钟，输出信号接示波器(选用泰克DSA72004B型示波器，实时带宽20GHz，同步取样速率50GS/s，理论采样间隔达0.02ns)观测，预设多组延时值，并和实测值进行对比，结果如下所示。

1)预设延时35.00ns，

示波器实测截图如图9所示，理论值：35ns，实测值：35ns；

2)预设延时

示波器实测截图如图10所示，理论值：35.417ns，实测值：35.42ns；

3)预设延时

示波器实测截图如图11所示，理论值：38.333ns，实测值：38.33ns；

4)预设延时

示波器实测截图如图12所示，理论值：41.25ns，实测值：41.25ns；

5)预设延时

示波器实测截图如图13所示，理论值：41.667ns，实测值：41.67ns。

可见，与现有技术的延时精度相比，本发明的延时控制方法的延时精度达到

采用了该发明的雷达回波模拟器高精度延时控制方法及雷达回波模拟器，其在对m路并行信号进行延时处理，产生n组延迟1、2、……n个时钟的m路实部信号Re'(1、2、……n)后，将所述的n组m路实部信号Re'(1、2、……n)进行横向移位赋值产生延时并行信号，即将实部信号Re'(1、2、……n)中前一路的信号后移数位赋值，由此实现更小间隔的延时，从而实现利用FPGA在较低的工作频率下的雷达回波模拟器高精度延时控制方法，且本发明的方法应用实现方式简便，应用范围广泛，实现该方法的雷达回波模拟器的延时控制精度高，应用成本低廉。

在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。