能够消除连线电阻影响的低压差线性稳压器及消除方法与流程

本发明属于集成电路领域，具体涉及一种能够消除连线电阻影响的低压差线性稳压器及消除方法。

背景技术：

传统的芯片内部ldo电路(低压差线性稳压器)如图1所示，由带隙基准电压源、放大器、n1管组成。n1管是ldo的输出驱动的nmos管，沟道宽度通常为100um～1000um，负载模块是耗电量大的芯片内部模块。rvout是ldo输出vout到负载模之间的连线电阻。rgnd是地焊盘gnd到负载模块之间的连线电阻。

gnd是芯片上地焊盘，vin是芯片上输入电源焊盘。vout是ldo的输出信号。vout_targ是vout通过连线到达负载模块上的信号。gnd_targ是gnd通过连线到达负载模块上的信号。

带隙基准电压设置在地焊盘gnd附近，它提供稳定的电源参考信号vref＝1.5v。放大器和n1设置在输入电源焊盘vin附近。

当负载模块远离地焊盘gnd和输入电源焊盘vin时，连线电阻rgnd和rvout可达到1ω；如果负载模块耗电很大时，例如itarg＝100ma，负载模块的地电压gnd_targ＝rgnd*itarg＝0.1v；负载模块的电源电压vout_targ＝vout-rvout*itarg＝1.5-1*0.1＝1.4，所以负载模块的供电压差＝vout_targ-gnd_targ＝1.4-0.1＝1.3v，比设计标准的1.5v小200mv,负载模块的功能和特性将受到严重的影响。如图2所示：

技术实现要素：

为了解决现有的低压差线性稳压器ldo中连线电阻消耗大，导致负载模块的供电压差小，负载模块的功能及特性受到影响的技术问题，本发明提供一种能够消除连线电阻影响的低压差线性稳压器ldo及消除方法，可以解决连线电阻导致负载模块电压差下降的问题。

本发明的技术解决方案：

本发明提供一种电压补偿单元，其特殊之处在于：包括四个开关模块sw11、sw12、sw21和sw22以及两个电容c1、c2，电容c1、c2均与电源并联，开关模块sw11分别连接在电容c1一端与电源正极之间，开关模块sw12连接在电容c1的另一端与电源负极之间；开关模块sw21连接在电容c1一端和电容c2的一端之间，开关模块sw22连接在电容c1另一端和电容c2的另一端；

开关模块sw11、sw12均由控制信号s1控制，开关模块sw21、sw22均由控制信号s2控制；

控制信号s1和控制信号s2是互反信号，占空比相同且均小于50％，高电平不重叠。

进一步的，电容c1的电容值是电容c2的100倍。

本发明提供一种能够消除连线电阻影响的低压差线性稳压器，包括带隙基准电压源、放大器、nmos管以及负载模块，其不同之处在于：还包括电压补偿单元，所述电压补偿单元包括四个开关模块sw11、sw12、sw21和sw22以及两个电容c1、c2，电容c1、c2均与带隙基准电压源并联，开关模块sw11连接在电容c1一端与带隙基准电压源正极之间，开关模块sw12连接在电容c1的另一端与带隙基准电压源负极之间；开关模块sw21连接在电容c1一端和电容c2的一端之间，开关模块sw22连接在电容c1另一端和电容c2的另一端；电容c2的一端接放大器的正端，电容c2的另一端接负载模块的地端；

开关模块sw11、sw12均由控制信号s1控制，开关模块sw21、sw22均由控制信号s2控制；

控制信号s1和控制信号s2是互反信号，占空比相同且均小于50％，高电平不重叠。

进一步的，电容c1的电容值是电容c2的100倍。

进一步的，负载模块的地端与放大器的负端输入端连接。这样可以补偿因负载模块的地(gnd_targ)到地焊盘(gnd)上连线电阻(rgnd)的影响。

进一步的，负载模块的输出端通过开关模块sw12、sw22连接在带隙基准电压源的负极。这样可以补偿因ldo输出vout到负载模之间的连线电阻(rvout)的影响。

本发明提供一种控制信号s1、s2的生成单元，包括差分转换模块、差分信号沿对齐模块、信号占空比调节模块；

差分转换模块：将单端输入的时钟信号clk转换为差分信号clk0_t和clk0_c；

差分信号沿对齐模块：调节差分信号clk0_t和clk0_c的上升沿和下降沿，产生完全对称的差分信号clk1_t和clk1_c；

信号占空比调节模块：调节完全对称的差分信号clk1_t和clk1_c的占空比，使得高电平脉宽比低电平脉宽小，得到控制信号s1、s2。

本发明提供一种低压差线性稳压器中消除连线电阻的方法，包括以下步骤：

1)t1时刻，控制信号s1为高电平，控制信号s2为低电平，开关模块sw11、sw12导通，使得vref1＝vref，此时gnd1＝gnd；开关模块sw21、sw22断开，同时带隙基准电压源向电容c1充电，使得c1上两端电压v(c1)＝vref1-gnd1＝vref；c2上的电压v(c2)保持不变。

2)t3时刻，控制信号s1为低电平，控制信号s2为高电平，开关模块sw11、sw12断开；开关模块sw21、sw22导通，所以gnd1＝gnd_targ，vref2＝vref1；由于c1的电容值是c2电容值的100倍，所以c1上的电压v(c1)保持在t1时刻的电压vref，同时c2电压v(c2)迅速被充电到v(c1)，即v(c2)＝v(c1)＝vref；由于c2的两端分别连到vref2和gnd_targ，所以vref2＝v(c2)+gnd_targ；由于放大器的放大倍数很大，所以放大器的正向输入端和负向输入端电压一致，即vout_targ＝vref2。所以

vout_targ＝vref2＝v(c2)+gnd_targ＝vref+gnd_targ

由以上算式可以得出：

负载模块的电压差＝vout_targ-gnd_targ＝vref，即电压差与带隙基准电压源的输出电压一样，不受电源和地连线电阻的影响。

3)t2和t4时刻时，控制信号s1、s2均为低电平，开关模块sw11、sw12、sw21和sw22断开，电容c2电压保持在v(c1)＝vref，负载模块的电压差与t3一致。

进一步的，电容c1的电容值是电容c2的100倍。

本发明所具有的有益效果：

本发明通过在低压差线性稳压器中增加电压补偿单元，电压补偿单元利用开关模块和电容组合，形成高于标准电压源的二次电压源，补偿连线电阻所产生的压差，达到负载模块的电压差符合设计标准的要求。

附图说明

图1为传统的芯片内部ldo电路图；

图2为传统的芯片内部ldo电路的电压和电流示意图；

图3为本发明能够消除连线电阻影响的低压差线性稳压器ldo的示意图；

图4为本发明ldo的开关模块控制信号时序图；

图5为本发明s1和s2信号产生单元的示意图；

图6为控制信号s1和s2信号产生过程图；

图7为t1时刻电路状态示意图；

图8为t3时刻电路状态示意图；

图9为t2和t4时刻电路状态示意图。

具体实施方式

本发明基于传统的ldo电路，设计出了新型的ldo，可以完美的解决连线电阻导致的负载模块电压差下降的问题。

实施例1：

如图3所示，本发明提供一种能够消除连线电阻影响的低压差线性稳压器，在传统稳压器中增加4个开关模块，分别是sw11、sw12、sw21和sw22。sw11和sw12由控制信号s1控制，s1为高电平时，sw11和sw12导通，s1为低电平时，sw11和sw12断开。sw21和sw22由控制信号s2控制，s2为高电平时，sw21和sw22导通，s2为低电平时，sw21和sw22断开。

本发明还增加了两个电容c1和c2，c1的电容值为10nf左右，c2的电容值为100pf左右，c1的电容值是c2的100倍。另外放大器的负端输入接到负载模块的vout_targ。

利用该结构可以形成高于带隙基准电压源的电压，消除连线电阻。

实施例2：在本发明中s1和s2是高电平不重叠时钟信号，即s1和s2的高电平错开，如图4所示：

控制信号s1、s2由图5中的信号产生器生成：

s1和s2信号产生器由差分转换模块、差分信号沿对齐模块、信号占空比调节模块组成。

差分转换模块把单端输入的时钟信号clk转换为差分信号clk0_t和clk0_c。差分转换模块由一个反向器和一个传输门组成，反相器为inv0，传输门由n0和p0组成，其中n0的栅极接高电平vin，p0的栅极接低电平gnd。由于传输门和反相器的延时差别比较大，所以clk0_t上升沿和clk0_c下降沿不对称，clk0_t下降沿和clk0_c上升沿也不对称，见图6所示。

差分信号沿对齐模块调节差分信号clk0_t和clk0_c的上升沿和下降沿，产生完全对称的差分信号clk1_t和clk1_c，见图6所示。

信号占空比调节模块调节时钟信号的占空比，使得高电平脉宽比低电平脉宽小，见图6所示。

clk的时间周期t由放大器的正向输入漏电流和ldo输出精度要求决定。假设放大器的正向输入漏电流为ileakge＝100na，ldo输出精度要求为δv＝1mv，c2电容值为100pf则：t＝δv*c2/ileakage＝1mv*100pf/100na＝1us。

实施例3：

当t1时刻时，s1高电平，sw11和sw12导通；s2为低电平，sw21和sw22断开。在t1时刻，vref1＝vref＝1.5v,gnd1＝gnd＝0v,同时给c1电容充电到1.5v，如图7所示。

实施例4：

当t3时刻时，s1低电平，sw11和sw12断开；s2为高电平，sw21和sw22导通。在t3时刻，gnd1＝gnd_targ＝0.1v,由于c1电容上电压是1.5v，vref1＝0.1+1.5＝1.6v，vref2＝vref1＝1.6v，放大器正向输入为1.6v，由于放大器放大系数大，放大器负向输入也为1.6v，所以vout_targ＝1.6v。负载模块的电压差为＝vout_targ-gnd_targ＝1.6-0.1＝1.5v，与设计标准的1.5v一致，如图8所示。

实施例5：

当t2和t4时刻时，s1低电平，sw11和sw12断开；s2为低电平，sw21和sw22断开。由于c2电容大，c2电压保持在1.5v，c2的负端连接到gnd_targ＝0.1v，所以vref2保持在1.6v，从而使得vout_targ＝1.6v。负载模块的电压差为＝vout_targ-gnd_targ＝1.6-0.1＝1.5v，与设计标准的1.5v一致，如图9所示。