一种基于DDS的综合信号模拟源的制作方法

本实用新型涉及一种综合信号模拟源，具体涉及一种基于DDS的综合信号模拟源。

背景技术：

随着数字通信的发展越来越迅猛，数字调制的需求也随之愈加增加，多种数字调制方式根据要求可应用于多种不同的场合。例如，2FSK调制便是一种常用且简单的数字调制方式。2FSK调制利用二进制数字基带信号控制载波进行频谱变换，在发送端，通过产生不同频率的载波振荡来传输数字信息“0”或“1”；在接收端，把不同的载波振荡还原成相应的数字基带信号。但是，现在单一模式的调制信号发生器的应用已经显得十分局限，很难再满足当今数字信号调制市场的要求。且目前市面上的信号模拟源的输出信号带宽较窄，频率稳定度较差，信号的杂波及谐波抑制效果不佳。

技术实现要素：

目前，随着FPGA和DDS技术的发展，两者的结合应用已非常广泛且成熟。通过FPGA配置控制DDS，利用DDS产生多频段、多模式、码率可选的综合调制信号发生器应运而生。本实用新型为了改善现有技术的不足，本申请文件提供了一种基于高性能DDS芯片AD9914设计的综合信号模拟源。本实用新型可快速方便的产生调制信号，具有切换速度快，输出相位稳定的优点，且该信号源结构简单，集成度高，功耗小，配置简单，通用性强。

本实用新型通过下述技术方案实现：

一种基于DDS的综合信号模拟源，其特征在于，包括电源模块向综合板载中的各个模块进行供电，所述综合板载包括MCU模块、FPGA模块、外部时钟模块、PLL模块和DDS模块，所述MCU模块采用ARM通过串口与FPGA模块连接，FPGA模块通过I/O引脚分别与PLL模块和DDS模块连接，所述外部时钟模块向MCU模块、FPGA模块和PLL模块提供基准时钟，PLL模块在接受基准时钟信号后，向DDS模块发送参考时钟信号，通过DDS模块输出综合调制信号。

其中电源模块分别与其他五个模块相连，FPGA模块分别与PLL模块、DDS模块相连，对AD9914芯片和HMC833芯片进行配置控制。AD9914芯片和HMC833都设置在PLL模块内，外部时钟模块分别与FPGA模块、PLL模块相连，外部时钟模块为FPGA芯片和HMC833芯片提供40Mhz的参考时钟，PLL模块与DDS模块相连，PLL模块输出的2.4Ghz—3.5Ghz频率信号作为DDS模块的外部参考时钟。

进一步地，所述MCU模块通过ARM中RS232串口的TX引脚与FPGA模块中的RX引脚连接，将MCU模块中存储的工作状态信息发送至FPGA模块中。

进一步地，所述MCU模块向FPGA传输信息的速率为9600bps。

进一步地，所述工作状态信息包括调制模式、频段和码率信息。

进一步地，所述PLL模块输出2.4～3.5GHz的频率为DDS模块提供参考时钟频率信号。

进一步地，所述DDS模块包括第一阻抗变换器、LDO芯片、DDS芯片和第二阻抗变换器，所述第一阻抗变换器的信号输出端、LDO芯片输出端与DDS芯片的信号输入端相连，DDS芯片的信号输出端第二阻抗变换器的信号输入端相连。

进一步地，所述第一阻抗器将PLL模块输出的高频时钟信号经过缓冲为DDS芯片提供稳定的低相噪参考时钟，第二阻抗变换器将DDS芯片输出的信号进行缓冲，对输出的综合调制信号进行稳固。

进一步地，所述DDS芯片的工作时钟为3.5GHz，输出的信号频率范围为0～1.6GHz。

本实用新型与现有技术相比，具有如下的优点和有益效果：

1、本实用新型一种基于DDS的综合信号模拟源，本实用新型基于DDS的综合信号模拟源由MCU模块，FPGA模块，DDS模块，PLL模块，外部时钟模块和电源模块组成，可快速稳定的输出设置好的综合调制信号；

2、本实用新型一种基于DDS的综合信号模拟源，本实用新型的结构简单，集成度高，整体功耗小，最为重要的是DDS的配置调试量少，控制简便。其中特选的DDS芯片和PLL芯片分别为Analog Devices公司生产的AD9914和HMC833，FPGA芯片则为Xilinx公司的SPARTAN 6系列芯片XC6SLX45，第一阻抗变换器为Analog Devices公司生产的ADCLK925BCPZ-R7；第二阻抗变换器为Mini-Circuits公司生产的TCL-1-13M+，外部时钟模块的晶振为高精度温补晶振芯片KVC753BD。上述多个特定型号的器件互相组合，从而实现了本实用新型的最优设计。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为本实用新型综合信号模拟源的原理图。

图2为本综合信号模拟源中的DDS模块框图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例

如图1所示，本实用新型一种基于DDS的综合信号模拟源由MCU模块、FPGA模块、DDS模块和PLL模块，外部时钟模块和电源模块组成，其中电源模块分别与其他五个模块相连，MCU模块的信号输出端通过RS232与FPGA模块的信号输入端相连接；FPGA模块的信号输出端分别与PLL模块信号输入端、DDS模块信号输入端相连，实现对DDS模块和PLL模块进行配置控制。外部时钟模块的40M时钟输出端分别与FPGA模块的工作时钟输入端、PLL模块的基准时钟输入端相连，外部时钟模块为FPGA模块和PLL模块提供40Mhz的时钟，PLL模块的信号输出端与DDS模块的参考时钟输入端相连，PLL模块输出的2.4Ghz—3.5Ghz频率信号作为DDS模块的外部参考时钟。

其中电源模块分别与其他五个模块相连，FPGA模块分别与PLL模块、DDS模块相连，对AD9914芯片和HMC833芯片进行配置控制。AD9914芯片和HMC833都设置在PLL模块内，外部时钟模块分别与FPGA模块、PLL模块相连，外部时钟模块为FPGA芯片和HMC833芯片提供40Mhz的参考时钟，PLL模块与DDS模块相连，PLL模块输出的2.4Ghz—3.5Ghz频率信号作为DDS模块的外部参考时钟。

所述MCU模块通过ARM中RS232串口的TX引脚与FPGA模块中的RX引脚连接，将MCU模块中存储的工作状态信息发送至FPGA模块中。所述MCU模块向FPGA传输信息的速率为9600bps。所述工作状态信息包括调制模式、频段和码率信息。所述PLL模块输出2.4～3.5GHz的频率为DDS模块提供参考时钟频率信号。

本实用新型的FPGA模块中的FPGA芯片的型号为美国Xilinx公司生产的SPARTAN 6系列芯片XC6SLX45。以高精度温补晶振产生的40M时钟为工作频率时钟，然后经过内部锁相环IP核分频输出2M和1M速率SPI写速率分别对HMC833芯片和AD9914芯片进行配置。

本实用新型的外部时钟模块的晶振采用高精度温补晶振芯片KVC753BD；所述第一阻抗变换器的型号为美国Analog Devices公司生产的ADCLK925BCPZ-R7；所述第二阻抗变换器的型号为美国Mini-Circuits公司生产的TCL-1-13M+；所述的LDO芯片为可通过控制电压输出使能的。

本实用新型的FPGA模块的I/O口分别与LDO输入使能端、PLL芯片的三根信号输入引脚及DDS模块中AD9914芯片的3根串行数据线SDIO/WR、SCLK/RD、CS/PWD，PROFILE控制模式的三根引脚PS0、PS1、PS2，串行或并行端口选择的外部选择引脚F0～F3，更新信号引脚I/O_UPDATA相连。其中FPGA控制LDO电压使能，实现对HMC833芯片和AD9914芯片的下电复位后再配置，从而切换调制信号输出。

MCU初始化后输出综合信号模拟源的调制模式信息和码率选择信息，通过RS232串口与FPGA连接。在MCU输出有效的信息后，FPGA根据接收到的串口信息先配置PLL芯片，使PLL输出2.4GHz-3.5GHz范围内选择的参考时钟频率，然后对DDS芯片进行复位初始化后，将选定的工作模式对应的寄存值和PROFILE端口选择引脚SP0-SP2配置到DDS缓存器中，配置成功后通过I/O_UPDATA引脚上升沿将数据更新到相应的寄存器中，最后，FPGA对DDS的配置控制，DDS输出综合调制信号。

所述DDS模块包括第一阻抗变换器、LDO芯片、DDS芯片和第二阻抗变换器，所述第一阻抗变换器的信号输出端、LDO芯片输出端与DDS芯片的信号输入端相连，DDS芯片的信号输出端第二阻抗变换器的信号输入端相连。

所述第一阻抗器将PLL模块输出的高频时钟信号经过缓冲为DDS芯片提供稳定的低相噪参考时钟，第二阻抗变换器将DDS芯片输出的信号进行缓冲，对输出的综合调制信号进行稳固。所述DDS芯片的工作时钟为3.5GHz，输出的信号频率范围为0～1.6GHz。

综合信号模拟源的DSS模块包括第一阻抗变换器、LDO芯片、DDS芯片和第二阻抗变换器，第一阻抗变换器的信号输出端、LDO电压输出端与DDS的信号输入端相连，AD9914的信号输出端与第二阻抗变换器的信号输入端相连；其中第一阻抗变换器将PLL模块输出的高频时钟信号经过缓冲为DDS提供稳定的低相噪参考时钟；LDO芯片控制DDS芯片的工作电压使能，实现对AD9914芯片的单独掉电再上电操作，从而保证FPGA对AD9914芯片的稳定再配置；第二阻抗变换器将DDS的PROFILE模式输出的信号进行缓冲，从而是输出的综合调制信号更加稳定。

通过FPGA模块自定义的I/O口通过SPI三线协议对DDS芯片AD9914进行寄存器配置，AD9914的PROFILE控制模式的三根引脚PS0、PS1、PS2，串行或并行端口选择的外部选择引脚F0-F3，更新信号引脚I/O_UPDATA相连均与FPGA的自定义I/O口进行连接。在本实施例中FPGA与DDS通信方式选择串行方式，故将F0-F3脚的F0脚拉高，其余脚拉低。首先配置Reg01寄存器，对DDS芯片进行初始化使能VCO校准，由于PLL输出的参考时钟频率为2.4GHz-3.5Ghz，无需启用DDS内部锁相环，则初始化后配置Reg01寄存器启动PROFILE工作模式，然后配置PROFILE0、PROFILE1的对应的寄存器Reg0B、Reg0D的频率控制字，配置完后写入到缓存器后通过I/O_UPDATA引脚进行拉高再拉低配置，在上升沿使能将缓存器中的值写入到DDS芯片的有效寄存器中，完成DDS配置，输出信号。

本实用新型综合信号模拟源选用的DDS芯片为AD9914，其频率输出范围为0-1.6GHz，具体频率计算公式如下：

其中fOUT为信号输出频率；FTW为PROFILE模式对应寄存器中的32位频率控制字，且FTW∈(0,2³¹-1)内的整数，换算成16进制数后写入Reg0B-Reg19寄存器中；fCLK_ref为输入的参考时钟频率。

若设置的频率控制字FTW＞2³¹,则输出信号频率产生混叠镜像，即

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。