一种基于FPGA的多通道同步数据采集电路的制作方法

本实用新型涉及数据采集及检测技术领域，特别是指一种基于fpga的多通道同步数据采集电路。

背景技术：

在数据检测技术领域，同步数据采集是进行数据采集的一种重要手段。而在声学检测行业，多路信号的同步采集是实现声源定位、相关性分析、声学成像的必要手段。

实现同步数据采集，目前主要存在两个问题：1、时钟信号必须严格同步；2、所有的数据口线不能像总线那样分时复用，必须保持相对独立。如果单个通道用n条线的话，那么m个通道，总共需要n*m个通道。如果采用并口的adc采集芯片，电路拓扑结构将会变得非常复杂。

技术实现要素：

本实用新型提出一种基于fpga的多通道同步数据采集电路。电路拓扑结构简单且保证了同步数据采集中的时钟严格同步。

本实用新型的技术方案是这样实现的：一种基于fpga的多通道同步数据采集电路，包括fpga芯片和多个adc芯片，所述adc芯片具有模拟量输入管脚、数据输出管脚、时钟信号管脚和片选管脚，所述模拟量输入管脚用于采集模拟量数据，多个所述adc芯片的所述数据输出管脚、时钟信号管脚和片选管脚分别电连接至所述fpga芯片的i/o管脚；

所述fpga芯片的时钟管脚电连接有时钟电路，所述fpga芯片将多个所述adc芯片的片选信号和时钟输入信号同步，所述fpga芯片还具有一个fmc接口，所述fmc接口包括多位功能管脚和多位数据管脚，所述fpga芯片将所述多个adc芯片的数据进行排序对齐并通过所述数据管脚发送至主控制模块。

作为优选的技术方案，所述fpga芯片采用现场可编程门阵列ep3c10e144c7。

作为优选的技术方案，所述adc芯片的型号为ltc2314its8-14。

作为优选的技术方案，所述fmc接口包括6位功能管脚和16位数据管脚。

作为优选的技术方案，所述时钟电路输出50mhz的时钟信号。

本实用新型的有益效果在于：

1、采用了串行adc芯片，节省了fpga口线的数量，降低了电路板的拓扑复杂度；

2、采用fpga芯片及其硬件编程语言实现了fpga内部的电气连接，保证多路信号的同步性。

3、采用fpga芯片及硬件编程语言对采集到的数据进行对齐、排序等一些简单的处理。

4、采用fpga芯片及硬件编程语言在fpga内部实现了fmc接口，实现了数据的传送。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例的fgpa芯片的原理图；

图2为本实用新型实施例的adc芯片的原理图；

图3为本实用新型实施例中数据传输的时序图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例，对于这些实施方式的说明用于帮助理解本实用新型，但并不构成对本实用新型的限定。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

其中，在本申请实施例的描述中，除非另有说明，“/”表示或的意思，例如，a/b可以表示a或b；本文中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，在本申请实施例的描述中，“多个”是指两个或多于两个。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

如图1至图3所示，一种基于fpga的多通道同步数据采集电路，包括fpga芯片和多个adc芯片，本实施例中，fpga芯片采用现场可编程门阵列ep3c10e144c7，adc芯片采用ltc2314its8-14芯片。

adc芯片的模拟量输入管脚4(ain)、数据输出管脚6(sdo)、时钟信号管脚7(sck)和片选管脚8(conv)，模拟量输入管脚4用于采集模拟量数据，多个adc芯片的数据输出管脚、时钟信号管脚和片选管脚分别电连接至fpga芯片的i/o管脚；

fpga芯片的时钟管脚电连接有时钟电路，时钟电路输出50mhz的时钟信号。fpga芯片将多个adc芯片的片选信号和时钟输入信号同步，fpga芯片还具有一个fmc接口，fmc接口包括6位功能管脚和16位数据管脚。

fpga芯片将多个adc芯片的数据进行排序对齐并通过fmc接口的数据管脚发送至主控制模块。

本实施例中，采用spi接口的高速数据采集芯片ltc2314，在fpga的协调下进行同步数据采集。同时在fpga内部进行排序组合，然后通过fmc接口送到cortex-m4内核的arm处理器里面。

adc芯片在cs信号下降沿开始读书，在cs上升沿开始采集(数据转换)，因此只要保证cs上升沿的同步性就能保证数据采集的同步性。

为了实现cs信号的同步性方面，一种方法是用硬件编程语言，对fpga进行编程，将conv1～conv4在fpga内部连接到到一起，另一种方法是在fpga外部的电路板上通过硬件布线直接连接在一起。这两种方法都能保证了数据采集的同步性，本实施例中，采用第一种方法。

sck信号至于数据读取有关，fpga内部通过硬件编程将其连接到同一个时钟信号上：

assignsck＝{spi_clk,spi_clk,spi_clk,spi_clk}；

assignconv＝{spi_cs,spi_cs,spi_cs,spi_cs}；

为了保证各通道之间的数据读取，每一个通道分配了单独的sdo信号线。

将采集的数据，在fpga内部进行排列，对齐。ltc2314将四路串行信号sdo，转换成为64位款的dout数据。因为ltc2314芯片的转换位数是14bit，占两个字节，因此四个通道占8个字节，每个通道的最高两位补零。

为了将数据输出到arm或者其他处理器里面，在fpga芯片内例化了fmc控制器，作为arm与fpga之间的接口。

本实用新型消耗口线资源少，电路结构简单；如果采用共用1个cs信号和1个sck信号，每扩展1路仅仅增加1个口线，最多可做到64路同步数据采集。

可利用硬件编程语言实现电气连接的灵活配置，利用硬件编程语言在fpga内对采集的数据进行简单的处理。

以上仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。