一种使用子带隙电压的低压UVLO电路及方法与流程

一种使用子带隙电压的低压uvlo电路及方法
技术领域
1.本发明涉及集成电路领域，更具体地，涉及一种使用子带隙电压的低压uvlo电路及方法。


背景技术：

2.目前，欠压锁定(uvlo，undervoltage-lockout)电路，作为电子设备中在电源电压低于正常工程准位时切断电源的电路而被广泛应用于各类集成电路中。例如，在dc-dc变换器芯片中，电压的稳定尤为重要，因此需要在芯片内部集成欠压锁定电路来提高电源的可靠性和安全性。
3.然而，现有技术中大多数的uvlo电路都是采用将电源电压和带隙单元的输出电压输入比较器进行比较判断，从而实现uvlo功能的。这种方案结构较为复杂，从而导致电路在集成芯片中布图时占用的面积较大。而且，这种方案在设计的过程中忽略了欠压锁定电路的功耗，使得系统在正常工作状态下仍然具有较大的静态功耗，降低了电源的效率，增加了芯片散热系统的负担，影响了系统的稳定性。除此之外，这类uvlo电路的工作电压通常较高，在1v的低电源电压的应用中无法使用。
4.因此，亟需一种新型的uvlo电路及uvlo方法。


技术实现要素：

5.为解决现有技术中存在的不足，本发明的目的在于，提供一种使用子带隙电压的低压uvlo电路及方法，通过生成子带隙电压，并将子带隙电压与较低的电源电压进行比较，从而实现电路的欠压锁定。
6.本发明采用如下的技术方案。本发明第一方面，涉及一种使用子带隙电压的低压uvlo电路，其中：电路包括启动单元101，子带隙电压生成单元102和uvlo单元103；其中，启动单元101，分别与子带隙电压生成单元102和uvlo单元103连接，用于分别为uvlo单元103和子带隙电压生成单元102提供输入电流is1和is2；子带隙电压生成单元102，输入端与启动单元101连接，用于接收来自启动单元的输入电流is2，输出端与uvlo单元103连接，用于为uvlo单元提供子带隙参考电压vref；uvlo单元103，分别与启动单元101和子带隙电压生成单元102连接，用于基于启动单元101提供的输入电流is1和子带隙电压生成单元102提供的子带隙参考电压vref输出欠压锁定电压。
7.优选地，启动单元101包括第一开关管ms1、第二开关管ms2，第一、第二开关管均为nmos管，其栅极均与启动电路的输出端连接，源极均与电源电压vdd连接，漏极分别提供输入电流is1和is2。
8.优选地，子带隙电压生成单元102包括第一输入支路、第二镜像支路、第三镜像支路和带隙电阻r3；其中，第一输入支路，用于基于启动单元101的输入电流is2生成第一输入电流i1；第二镜像支路和第三镜像支路，分别用于基于第一输入电流i1生成第二镜像电流i2和第三镜像电流i3；带隙电阻r3，用于基于第三镜像电流i3为uvlo单元103提供子带隙参
考电压vref。
9.优选地，子带隙电压生成单元102中第二镜像支路、第三镜像支路中分别生成的第二镜像电流i2和第三镜像电流i3均为ptat电流；子带隙电压生成单元102中第三镜像支路与带隙电阻r3生成的子带隙参考电压vref为ztc电压。
10.优选地，第一输入支路包括第三nmos管m1、第一晶体管q1；其中，第三nmos管m1的源极与电源电压vdd连接，漏极分别与启动单元101的输入电流is2和第一晶体管q1的集电极、基极连接，第一晶体管q1的发射极接地；第三nmos管m1的栅极、第一晶体管q1的集电极和基极与第二镜像支路连接，用于为第二镜像支路生成第二镜像电流i2。
11.优选地，第二镜像支路包括第四nmos管m2、第二晶体管q2和第一电阻r1；其中，第四nmos管m2的源极与电源电压vdd连接，漏极和栅极分别与第一输入支路中的第三nmos管m1的栅极连接，以及与第二晶体管q2的集电极连接；第二晶体管q2的发射极通过第一电阻r1接地，基极与第一输入支路中的第一晶体管q1的集电极、基极连接；第四nmos管m2的漏极和栅极与第三镜像支路连接，用于为第三镜像支路生成第三镜像电流i3。
12.优选地，第三镜像支路包括第五nmos管m3、第三晶体管q3和第二电阻r2；其中，第五nmos管m3的源极与电源电压vdd连接，栅极与第二镜像支路中第四nmos管m2的漏极和栅极连接，漏极与第二电阻r2的一端连接；第二电阻r2的另一端与第三晶体管q3的基极、集电极连接，第三晶体管q3的发射极接地；第五nmos管m3的栅极、第三晶体管q3的基极分别接入至uvlo单元103中，用于确保uvlo单元103的导通状态；第五nmos管m3的漏极通过带隙电阻r3接地，用于在带隙电阻r3的两端加载子带隙参考电压vref。
13.优选地，带隙电阻r3的两端分别与uvlo单元103连接，用于为uvlo单元103提供子带隙参考电压vref。
14.优选地，uvlo单元103包括第六nmos管m4、第四晶体管q4、迟滞反向放大器、反向放大器；其中，第六nmos管m4的源极与子带隙电压生成单元102中的带隙电阻r3的高电位端连接，栅极与子带隙电压生成单元102中的第五nmos管m3的栅极连接，漏极分别与第四晶体管q4的集电极、启动单元101的输入电流is1和迟滞反向放大器的输入端连接；第四晶体管q4的基极与第三晶体管q3的基极、集电极连接，发射极接地；迟滞反向放大器的输出端与反向放大器的输出端连接，输出欠压锁定电压。
15.本发明第二方面，涉及一种使用子带隙电压的低压uvlo方法，其特征在于，采用如本发明第一方面中所述的一种使用子带隙电压的低压uvlo电路。
16.本发明的有益效果在于，与现有技术相比，本发明中一种使用子带隙电压的低压uvlo电路及方法，能够通过生成子带隙电压，并将子带隙电压与较低的电源电压进行比较，从而实现电路的欠压锁定。
17.本发明的有益效果还包括：
18.1、本发明中的uvlo电路，结构简单，布图面积小，降低了电路功耗，提高了电源效率，减小了电路散热对芯片性能的影响，提高了芯片的稳定性。
19.2、本发明中的uvlo电路，由于在启动单元后接入了子带隙电压生成单元，因此，用于与电源电压进行比较的子带隙电压幅值较小，从而确保了该电路可以应用于具有低压电源的芯片中，扩展了uvlo电路的应用范围。
附图说明
20.图1为本发明现有技术中一种欠压锁定电路的电路结构示意图；
21.图2为本发明一种使用子带隙电压的低压uvlo电路的模块结构示意图；
22.图3为本发明一种使用子带隙电压的低压uvlo电路的电路结构示意图；
23.图4为本发明一种使用子带隙电压的低压uvlo电路中生成的随电源电压变化的欠压锁定电压的示意图。
具体实施方式
24.下面结合附图对本技术作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本技术的保护范围。
25.图1为本发明现有技术中一种欠压锁定电路的电路结构示意图。如图1所示，一种欠压锁定电路，该电路包括带隙电压生成单元、迟滞比较器、逻辑单元以及分要电阻。
26.在该电路中，带隙电压生成单元的输出端与迟滞比较器的负相输入端连接，分压电阻串联后两端分别与电源电压和地端连接，分压电阻的分压点处与迟滞比较器的正相输入端连接。并且，该迟滞比较器的输出端作为uvlo输出，并且输出端上还连接逻辑单元作为分压电阻阻值调节的反馈。也就是说，当逻辑单元根据uvlo的输出大小调节分压电阻中一个电阻的阻值后产生滞回，分压点处的电压值将随之发生改变，从而调节uvlo输出电压的大小。
27.在这一电路结构中，由于需要使用迟滞比较器和阻值较大的分压电阻，因此电路的功耗较大，布图面积也较大，存在着功耗大、效率低、散热性能差、稳定性差等问题。另一方面，由于使用了带隙电压生成电路，因此必须保证电路中需要接入1.5v以上的电源电压，才能使得电路维持正常的工作状态。因此，该电路在低压芯片中无法应用。
28.基于上述问题，本发明提供了一种使用子带隙电压的低压uvlo电路。
29.图2为本发明一种使用子带隙电压的低压uvlo电路的模块结构示意图。图3为本发明一种使用子带隙电压的低压uvlo电路的电路结构示意图。如图2-3所示，本发明第一方面，涉及一种使用子带隙电压的低压uvlo电路，包括启动单元101，子带隙电压生成单元102和uvlo单元103；其中，启动单元101，分别与子带隙电压生成单元102和uvlo单元103连接，用于分别为子带隙电压生成单元102和uvlo单元103提供输入电流is1和is2；子带隙电压生成单元102，输入端与启动单元101连接，输出端与uvlo单元103连接，用于基于启动单元提供的输入电流is1为uvlo单元提供子带隙参考电压vref；uvlo单元103，分别与启动单元101和子带隙电压生成单元102连接，用于基于启动单元101提供的输入电流is2和子带隙电压生成单元102提供的子带隙参考电压vref输出欠压锁定电压。
30.优选地，启动单元101包括第一开关管ms1、第二开关管ms2，第一、第二开关管均为nmos管，其栅极均与启动电路的输出端连接，源极均与电源电压vdd连接，漏极分别提供输入电流is1和is2。
31.本发明中，输入电流is1可以用于与uvlo单元103连接，在芯片处于启动过程中，为uvlo电路提供输入电流，从而确保uvlo单元输出的uvlo电压值能够实现欠压锁定功能；输入电流is2可以与子带隙电压生成单元102连接，作为子带隙电压生成单元102的输入，为子带隙电压生成单元提供启动电流。在启动电流的作用下，子带隙电压生成单元生成稳定的
子带隙电压vref。具体来说，在本发明所述的电路中，102单元之所以被称之为子带隙电压，是因为采用该电路所获得稳定的子带隙电压的幅度值较小，且该电路所需的启动电流也较小。因此，本发明一实施例中，启动电路在芯片启动过程中，会接收到逐渐增大的电源电压，当电源电压增大至850mv时，就足以使得子带隙电压生成单元生成稳定的带隙电压vref，也能够保证uvlo单元的正常工作状态了。因此，本发明中的低压uvlo电路能够应用于电源电压较低的低压芯片中。
32.优选地，子带隙电压生成单元102包括第一输入支路、第二镜像支路、第三镜像支路和带隙电阻r3；其中，第一输入支路，用于基于启动单元101的输入电流is2生成第一输入电流i1；第二镜像支路和第三镜像支路，分别用于基于第一输入电流i1生成第二镜像电流i2和第三镜像电流i3；带隙电阻r3，用于基于第三镜像电流i3为uvlo单元103提供子带隙参考电压vref。
33.可以理解的是，由于第二镜像支路、第三镜像支路分别与第一输入支路形成镜像连接的关系，因此能够按照第一晶体管q1、第二晶体管q2的参数比例，成比例的复制来自第一输入支路的电流i1，并分别生成第二镜像电流i2，第三镜像电流i3。
34.优选地，子带隙电压生成单元102中第二镜像支路、第三镜像支路中分别生成的第二镜像电流i2和第三镜像电流i3均为ptat电流；子带隙电压生成单元102中第三镜像支路与带隙电阻r3生成的子带隙参考电压vref为ztc电压。
35.具体来说，子带隙电压生成单元102中生成的第二镜像电流i2是与绝对温度成正比(ptat，proportional to absolute temperature)的电流。这是由于在带隙基准电压生成的过程中，双极性三极管的基极与发射极之间的电压vbe具有与绝对温度成反比(ctat，complementary to absolute temperature)的特性。因此，在本发明的子带隙电压生成单元中，由于第一输入支路的总电压为电源电压vdd不变，其支路电流i1将会随着vbe的变化而反向变化。因此，第一输入电流具备了正温度系数。基于同样的原理，第二镜像电流i2和第三镜像电流i3也同时具备了ptat属性。
36.进一步的，可以基于图3中，第三镜像电流i3分流的前后状态建立等式，实现对子带隙参考电压vref的计算。
37.具体来说，当电源电压vdd大于子带隙参考电压vref时，第六nmos管m4处于截止状态，因此uvlo电路中的电流i4为0。从第五nmos管m3中输出的第三镜像电流i3，一部分会分流至第二电阻r2和第三晶体管q3的支路中，另一部分则会分流至带隙电阻r3所在的支路上。
38.因此有公式：
[0039]vt
lnn/r1＝v
ref
/r3+(v
ref-v
be
)/r2[0040]
(1)
[0041]
其中，v
t
为所述第一晶体管q1的热电压，
[0042]
n为第一晶体管q1和第二晶体管q2之比，
[0043]
r1至r3分别为第一电阻、第二电阻和带隙电阻的阻值，
[0044]vref
为子带隙参考电压，
[0045]vbe
为第三晶体管q3的基极与发射极之间的电压。
[0046]
对公式1进行求解，获得子带隙参考电压vref为：
[0047]vref
＝r3(r
2vt
lnn+r
1vbe
)/r1(r2+r3)
ꢀꢀ
(2)
[0048]
在公式(2)中，v
t
作为热电压具有正温度系数，v
be
作为双极性三极管的基极与发射极之间的电压具有负温度系数。公式中的其他内容，如r2lnn、r1以及r3/r1(r2+r3)则都是根据元件参数确定的常量。根据公式内容可知，可以通过合理的设置元件参数，使得公式中的正负温度系数进行抵消。因此，当r2lnn与r1成设定的比例时，子带隙参考电压vref为零温度系数(ztc，zero temperature coefficient)电压。
[0049]
本发明一实施例中，可以选取合适的元件参数，例如设定第二电阻r2和带隙电阻r3具有固定的电阻值，从而确保子带隙参考电压vref的取值稳定在850mv上。当子带隙参考电压vref的取值较小，例如为本实施例中的850mv时，可以将该uvlo电路应用于电源电压低至1v左右的芯片中。
[0050]
优选地，子带隙电压生成单元102中第二镜像支路、第三镜像支路中分别生成的第二镜像电流i2和第三镜像电流i3均为ptat电流；子带隙电压生成单元102中第三镜像支路与带隙电阻r3生成的子带隙参考电压vref为ztc电压。
[0051]
优选地，第一输入支路包括第三nmos管m1、第一晶体管q1；其中，第三nmos管m1的源极与电源电压vdd连接，漏极分别与启动单元101的输入电流is2和第一晶体管q1的集电极、基极连接，第一晶体管q1的发射极接地；第三nmos管m1的栅极、第一晶体管q1的集电极、基极与第二镜像支路连接，用于为第二镜像支路生成第二镜像电流i2。
[0052]
优选地，第二镜像支路包括第四nmos管m2、第二晶体管q2和第一电阻r1；其中，第四nmos管m2的源极与电源电压vdd连接，漏极和栅极分别与第一输入支路中的第三nmos管m1的栅极连接，以及与第二晶体管q2的集电极连接；第二晶体管q2的发射极通过第一电阻r1接地，基极与第一晶体管q1的集电极、基极连接；第四nmos管m2的漏极和栅极与第三镜像支路连接，用于为第三镜像支路生成所述第三镜像电流i3。
[0053]
优选地，第三镜像支路包括第五nmos管m3、第三晶体管q3和第二电阻r2；其中，第五nmos管m3的源极与电源电压vdd连接，栅极与第二镜像支路中第四nmos管m2的漏极和栅极连接，漏极与第二电阻r2的一端连接；第二电阻r2的另一端与第三晶体管q3的基极、集电极连接，第三晶体管q3的发射极接地；第五nmos管m3的栅极、第三晶体管q3的基极分别接入至uvlo单元103中，用于确保uvlo单元103的导通状态；第五nmos管m3的漏极通过带隙电阻r3接地，用于在带隙电阻r3的两端加载子带隙参考电压vref。
[0054]
优选地，带隙电阻r3的两端分别与uvlo单元103连接，用于为uvlo单元103提供子带隙参考电压vref。
[0055]
优选地，uvlo单元103包括第六nmos管m4、第四晶体管q4、迟滞反向放大器、反向放大器；其中，第六nmos管m4的源极与带隙电阻r3的高电位端连接，栅极与第五nmos管m3的栅极连接，漏极分别与第四晶体管q4的集电极、启动单元101的输入电流is1和所述迟滞反向放大器的输入端连接；第四晶体管q4的基极与第三晶体管q3的基极、集电极连接，发射极接地；迟滞反向放大器的输出端与反向放大器的输出端连接，输出欠压锁定电压。
[0056]
图4为本发明一种使用子带隙电压的低压uvlo电路中生成的随电源电压变化的欠压锁定电压的示意图。如图4所示，子带隙参考电压在芯片工作状态中能够稳定在850mv左右。在芯片刚开始启动的过程中，电源电压较小，小于子带隙参考电压的额定值850mv，此时子带隙参考电压约等于电源电压vdd，由于uvlo单元103中第六nmos管m4的栅极与m3、m2的
栅极连接，源极与子带隙参考电压vref的输入端连接。因此，在电源电压较小的情况下，流过第六nmos管m4的栅源极电压大于该管的截止电压vth，此时m4处于导通状态。当第六nmos管m4导通时，启动单元101处于开启状态，来自启动单元101的第二输入电流is2和uvlo单元103的导通电流i4一部分流入至第四晶体管q4中，另外一部分通过uvlo单元被输入至迟滞反向放大器和反向放大器中。迟滞反向放大器的输入端基于该输入电流，提供等同于电源电压vdd大小的uvlo输出电压。
[0057]
随着芯片启动过程的持续，电源电压vdd逐渐升高。此时，子带隙电压生成单元102生成850mv的子带隙参考电压vref。当电源电压升高至略高于子带隙参考电压vref时，例如，在本实施例中，可以为高于子带隙参考电压vref的100mv左右，即电源电压vdd为950mv左右时，第六nmos管m4的导通电压vgs在一定的延时后小于其截止电压vth，此时第六nmos管m4截止。当第六nmos管截止后，uvlo单元中的电流i4为0，此时，启动单元101也已经关闭因此，迟滞反向放大器和反向放大器中基本不具备输入电流，此时uvlo输出电压约等于0v。
[0058]
可以理解的是，由于uvlo电路中，当电源电压升高至950mv左右时，uvlo输出电压的状态发生了改变，因此可以确定本发明中一种使用子带隙电压的低压uvlo电路的uvlo阈值为950mv。
[0059]
本发明第二方面，涉及一种使用子带隙电压的低压uvlo方法，其特征在于，采用如本发明第一方面中所述的一种使用子带隙电压的低压uvlo电路。
[0060]
本发明的有益效果在于，与现有技术相比，本发明中一种使用子带隙电压的低压uvlo电路及方法，能够通过生成子带隙电压，并将子带隙电压与较低的电源电压进行比较，从而实现电路的欠压锁定。
[0061]
本发明的有益效果还包括：
[0062]
1、本发明中的uvlo电路，结构简单，布图面积小，降低了电路功耗，提高了电源效率，减小了电路散热对芯片性能的影响，提高了芯片的稳定性。
[0063]
2、本发明中的uvlo电路，由于在启动单元后接入了子带隙电压生成单元，因此，用于与电源电压进行比较的子带隙电压幅值较小，从而确保了该电路可以应用于具有低压电源的芯片中，扩展了uvlo电路的应用范围。
[0064]
本发明申请人结合说明书附图对本发明的实施示例做了详细的说明与描述，但是本领域技术人员应该理解，以上实施示例仅为本发明的优选实施方案，详尽的说明只是为了帮助读者更好地理解本发明精神，而并非对本发明保护范围的限制，相反，任何基于本发明的发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。