一种基于FPGA的通用电力电子模块分布式闭环控制方法

一种基于fpga的通用电力电子模块分布式闭环控制方法
技术领域
1.本发明属于工业控制计算机及系统制造领域，具体涉及一种基于fpga的通用电力电子模块分布式闭环控制方法。


背景技术：

2.高可靠性和低成本始终是电力电子变换器的发展方向，提高可靠性和降低成本的重要方法为制造和作用标准化的模块。通用电力电子模块(power electronics building blocks,pebb)的概念在1997年由美国海军办公室提出，它被定义为一种通用的电能处理器和一种系统化方法，具有模块化配置、可扩展的电压和电流额定值，以及低成本和高可靠性的特点。
3.随着社会对中压变换器需求的增加和空间的限制，功率密度和高效率也逐渐成为通用电力电子模块的发展方向。随着碳化硅(silicon carbide，sic)器件为主的第三代功率半导体器件的迅猛发展，碳化硅mosfet也逐渐应用到通用电力电子模块中。碳化硅通用电力电子模块的应用对变换器的控制带来新的挑战。由于碳化硅器件的电子迁移率高，其工作时的开关频率也非常快，会造成比较大的电磁干扰，该干扰对控制信号的完整性有着恶劣的影响。此外，通用电力电子模块的概念要求信息同能量一样是模块化的，即每个通用电力电子模块中需要一个本地的控制器，负责本模块对异常情况的快速响应。整个电力电子系统除了每个通用电力电子模块内部的控制器，还需要一个主控制器负责整体的控制和子模块之间信息的交互。受碳化硅的开关速度和功率等级的影响，信息传递的速度和可靠性都需要进行考虑。


技术实现要素：

4.本发明的目的在于提供一种基于fpga的通用电力电子模块分布式闭环控制方法，以解决现有模块化变换器分布式控制带宽和抗扰性的不足，本发明对于模块化变换器的闭环控制快速有效，操作简单，可应用在各种多控制器的模块化的电力电子变换器中。
5.为达到上述目的，本发明采用如下技术方案：
6.一种基于fpga的通用电力电子模块分布式闭环控制方法，包括以下步骤：
7.s1：设置一个主机和若干个从机，从机的数量由系统中的通用电力电子模块数量决定；
8.s2：主机以与功率器件开关频率相同的频率向从机发送信息包，该信息包装载控制信息，并具有同步功能；
9.s3：从机收到信息包后根据控制信息内容改变输出脉冲，同时进行同步；
10.s4：从机对控制变量进行采样，将采样值封装为新的信息包发送回主机，同时根据采样值对通用电力电子模块进行本地控制；
11.s5：主机接收到从机的信号后更新计算结果即控制信息，等待下一个周期发送。
12.进一步地，所述主机与从机均为单个fpga芯片，每个通用电力电子模块搭载一个
从机。
13.进一步地，所述信息包由多个数据帧构成，每个数据帧大小为一个字节，信息包的第一个数据帧为起始帧，最后一个数据帧为结束帧，中间的数据帧内容由信息包的发出者决定。
14.其中，主机发送给从机的信息包包含操作状态及输出脉冲状态数据，操作状态占据一个数据帧，脉冲状态数据占据两个数据帧；从机发送给主机的信息包包含控制变量，即电压、电流和温度数据，电压、电流和温度数据均由ad采样获得，每种信息均为16位(两个字节)，占用两个数据帧。对数据精度不高的参量(如温度)可只选择高8位进行发送。
15.进一步地，信息包的发送介质为光纤，可以避免电磁干扰，数据传输协议为uart，波特率设为10m，字节之间的空闲时间设为0.5微秒。
16.进一步地，所述操作状态分为未工作、工作中、停止工作三种状态，由主机控制，变换器运行时根据条件在三种状态中切换。未工作状态指输入电压未达到目标值，在正常工作的情况下变换器在“未工作”与“工作中”状态中来回切换(通常是上电与下电)，当变换器中的参量大于安全设定时，主机认为变换器处于异常的工作状态并可能发生危险，从而进入停止工作状态。当系统处于停止工作状态时，需要人工检查变换器中的问题并进行手动复位至未工作状态。
17.进一步地，从机根据主机发送的操作状态和脉冲状态控制输出脉冲的行为，从机仅在“工作中”状态中正常输出脉冲波形，而在“未工作”与“停止工作”状态中保持低电平。
18.进一步地，从机输出脉冲的方法参考了tms320f28335芯片中epwm的做法，设置一个自增自减的计数器，与给定值比较，计数器大于给定值时输出高电平，否则输出低电平，并通过软件发出带死区的互补信号，便于控制变换器中的半桥结构。当主机的信号发至从机时，从机更新计数器与给定值的数值，从而实现输出脉冲的自由变化。
19.进一步地，主机收到从机的信息后，根据采样得到的值进行控制输入的计算。对于闭环控制，采用增量式pi控制，所需控制变量(如电压、电流)与ad采样数据的结果通常可以表示为
20.v＝k
×
ad+b
21.其中，ad为采样芯片获得的16位数据，v为某控制变量的采样值，k和b为16位数据与采样值之间的转换系数，需要事先拟合得到。
22.设控制目标为v
ref
，对增量式pid控制，控制输入
23.c＝c+[k
p
(e(n)-e(n-1))+kie(n)]
[0024] ＝c+[k
p
(v(n-1)-v(n))+ki(v
ref-v(n))]
[0025] ＝c+[k
p
k(ad(n-1)-ad(n))+ki(v
ref-k
×
ad(n)-b)]
[0026] ＝c+[k
p
k(ad(n-1)-ad(n))-k
ik×
ad(n)+ki(v
ref-b)]
[0027]
其中，c为控制输入，如占空比、移相时间等等，误差e(n)＝v
ref-v(n)，n表示本周期采样数据，n-1表示上一周期采样的数据，k
p
和ki分别为pid控制的比例系数和积分系数。式中k
p
k(ad(n-1)-ad(n))-k
ik×
ad(n)每个周期都在更新，称为变化增量；ki(v
ref-b)只与目标值有关，称为固定增量。
[0028]
由于fpga中不能直接处理小数，因此采用通用的fpga内部ip核，包括整数转浮点数、浮点数四则运算、浮点数转整数核。上述数学运算ip核有并行运算的优点，只需要30个
以内的fpga时钟周期即可完成运算，因此选择在采样值更新(接收到从机发送的数据)后30个周期后对控制量进行一次更新，并加以输出限幅。
[0029]
与现有技术相比，本发明具有以下有益的技术效果：
[0030]
本发明提供一种基于fpga的通用电力电子模块分布式闭环控制方法，与现有的变换器相比，本发明方法可以高效可靠地对基于通用电力电子模块概念的模块化电力电力变换器进行闭环控制，是电力电子变换器实现高功率密度、高可靠性和低成本路径中的重要一环。分布式的控制和同步信号使得整个系统免去了中心式控制方式延时不同和对中心控制器算力要求过高的缺点，避免了系统规模扩大后中心化控制难以胜任的问题。
附图说明
[0031]
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：
[0032]
图1为主机和从机运行的整体流程图；
[0033]
图2为主机根据采样值改变状态的状态机示意图；
[0034]
图3为主机与从机通讯的数据包描述图；
[0035]
图4为一个控制周期内的所有信号时序；
[0036]
图5为闭环控制示意图；
[0037]
图6为从机输出脉冲信号与同步功能示意图。
具体实施方式
[0038]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0039]
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
[0040]
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
[0041]
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
[0042]
一种基于fpga的通用电力电子模块分布式闭环控制方法，具体步骤为：
[0043]
(一)系统主机与通用电力电子模块从机通讯内容与流程设计；本发明方法中主机与从机的逻辑框图如图1所示。主机和从机使用的控制器均为ep4ce6芯片，工作时钟频率为50mhz。系统工作的节拍为主机由50mhz晶振频率分频得到的10khz单拍脉冲信号，主机按照此节拍向所有从机发送数据包，数据包含有5到8个字节构成的数据帧，包括起始帧、工作状态帧、脉冲参数帧和结束帧。起始帧和结束帧分别为0x5a和0xa5，设置起始帧和结束帧的目的为使异步的通信协议的同步性能加强，在保持异步通信成本低的优势下增强同步性能。
[0044]
实际上，主机自上电开始，就按照节拍向从机发送数据包信息。而从机fpga刚上电时，数据包可能刚刚传输一半的数据，此时直接按照协议读取会得到错误的数据。通过设置起始帧和结束帧，从机可以迅速定位属于某个数据包的数据帧，保证数据的正确性。
[0045]
从机不断地按照本模块中各ad芯片的最高频率采样，如果采样值超过了设定的极限值，立即封锁本机输出信号，并向主机发送错误状态信息。信号始终保持封锁状态，直至人工复位。当从机接收到主机的数据时，锁存当前时刻的采样值，并更新输出脉冲，这是因为不同fpga从机的时钟频率一般会有微小的差别，长时间运行会出现不同步的现象，因此令主机主动定频发出数据包兼有同步的功能。锁存采样值后，所有从机便开始向主机发送采样值，并等待下一次接收。同样由于频率的微小差别，主机收到不同从机的回应信号可能也是不同步的，当且仅当主机收到来自所有从机的采样值，才认为通信是有效的，系统可以进行“工作中”状态。主机接收到错误状态信息后，同样进入“停止工作”状态，从而使系统中的所有从机都封锁输出，对系统实现有效的保护。状态的切换由状态机实现，其示意图由图2所示。
[0046]
从机向主机发送的数据包同样包含起始帧和结束帧，中间的数据帧包括电压、电流、温度采样信号，根据精度要求选择传输16位或8位。上述所有数据包均以uart协议通过光纤发送，波特率为10m，字节之间的间隔为0.5μs。单个数据包的示意图以及一个控制周期内的信号时序由图3和图4所示。
[0047]
(二)基于fpga的闭环控制流程设计；本发明利用主机fpga直接进行控制算法运算，具有高速度、高带宽、延迟小的特点。采用经典的增量式pi控制，一般地，观测变量(如电压、电流)与ad采样数据的结果可以表示为
[0048]
v＝k
×
ad+b
ꢀꢀꢀ
(1)
[0049]
其中，ad为采样芯片获得的16位数据，v为某控制变量的采样值，k和b为16位数据与采样值之间的转换系数。
[0050]
假设控制目标为将v稳定至v
ref
，对增量式pid控制，控制输入
[0051]
c＝c+[k
p
(e(n)-e(n-1))+kie(n)]
ꢀꢀꢀ
(2)
[0052] ＝c+[k
p
(v(n-1)-v(n))+ki(v
ref-v(n))]
[0053] ＝c+[k
p
k(ad(n-1)-ad(n))+ki(v
ref-k
×
ad(n)-b)]
[0054] ＝c+[k
p
k(ad(n-1)-ad(n))-k
ik×
ad(n)+ki(v
ref-b)]
[0055]
其中，c为控制量，如点空比、移相时间等等，误差e(n)＝v
ref-v(n)，n表示本周期采样数据，n-1表示上一周期采样的数据，k
p
和ki分别为pid控制的比例系数和积分系数。式中与ad采样值有关的值每个周期都在更新，称为变化增量；最后一项只与目标值有关，称为固定增量。式(1)和式(2)适用于对任何观测变量的控制。
[0056]
fpga不能直接处理小数，因此采用通用的fpga内部ip核，包括整数转浮点数、浮点数四则运算、浮点数转整数核。此外，考虑到ad采样值大多采用原码存储形式，为了避免转成浮点数时整数的符号发生错误，ad值均采用17位变量储存。比例系数和积分系数直接以浮点数的形式出现，为节省fpga资源，可事先根据ieee754标准将其转化为4字节长度的二进制数据。上述数学运算ip核具有并行运算的优势，只需要30个以内的fpga时钟周期即可完成运算，因此选择在采样值更新(接收到所有从机发送的数据，即receive_ok标志)后30个时钟周期后对控制量进行一次更新，并加以输出限幅。上述计算流程如图5所示。
[0057]
(三)基于fpga的输出脉冲信号产生；本发明采用fpga发出灵活的脉冲信号，具体方法参考了tms320f28335芯片中epwm的实现方式，设置一个自增自减的计数器tbctr，给定增减周期tbprd与比较值cmp，当tbctr大于cmp时输出高电平，反之输出低电平。通过软件发出带可控死区的互补信号，便于控制变换器中的半桥结构。当从机收到主机发送的信号时，按照控制信号的要求更新tbctr至给定的数值，从而在实现同步功能的同时实现输出脉冲的自由变化，如图6所示。
[0058]
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。