专利名称：：数字式神经网络高速不完全微分比例积分微分调节器的制作方法
技术领域：
：中，已有的各种数字式比例积分微分(PID)调节器均由数/模转换、串行运算电路和模/数转换等电路来实现，一般是将控制程序以运算模块的方式固化于存贮器中，在进行控制律运算时，由CPU调用并完成控制律的计算，其运算周期至少在几十毫秒以上，这对于一般的过程已完全适用，但对于过程周期在几毫秒或微秒级的高速过程就不能适用。同时由于过程本身固有特性的复杂性，目前所采用的诸如在线辨识等技术，不仅延长了运算周期，而且加大了控制系统设计和开发的工作量，况且常常难以奏效，无法从根本上解决问题。因此，亟待研制一种针对高速过程的PID调节器，并考虑模拟电子线路在抗干扰性方面的缺陷，故还需要所设计的高速PID调节器为数字式的，从而从根本上解决这类高速过程的自动控制问题。神经网络控制器是近年来提出的一种基于学习的自适应控制器，大部分是采用软件方式实现的，其运算周期根本无法在微秒级内实现；另外，也有用硬件方式实现的，如采用模拟电路实现的豪普菲尔德(Hopfield)网络，也有采用大规模集成电路或光学器件或超导等方式来实现的。这些或是由于模拟电路在抗干扰性和精确性方面的缺陷；或是其着眼点是放在网络的自学习性质上，用以解决普通的复杂过程的控制，而对于高速过程，目前还没有一种简单可靠而且适用的高速数字调节器。本发明的目的是提供一种数字式神经网络高速不完全微分PID调节器，它是借鉴于神经生物学关于动物行为控制的有关成果，采用一种具有并行性质的运算电路和信号转换方式，将运算建立于信号的频率编码的基础上，使转换和运算的周期缩小了几千倍，从而根本上解决高速过程的自动调节的问题，以适应于高速过程控制的需要。本发明的技术方案是包括送入测量值电压信号V1的压频转换器VFC，后连计数器JS，计数器JS连数据锁定器SS1，设定值信号V2化为其频率编码在采样周期内脉冲个数的二进制数，存贮于数据锁定器SS2，数据锁定器SS1和SS2后连减法器JF1，减法器JF1之后连数据锁定器SS3，数据锁定器SS3之后连数据锁定器SS4，数据锁定器SS5和减法器JF1后又连乘法器CF1，减法器JF1和数据锁定器SS3之后连减法器JF2，数据锁定器SS3和SS4之后连减法器JF3，减法器JF2和JF3之后连减法器JF4，减法器JF4和数据锁定器SS6之后连乘法器CF2，乘法器CF2和减法器JF2之后连加法器A1，加法器A1和乘法器CF1之后连加法器A2，加法器A2和数据锁定器SS7之后连乘法器CF3，减法器JF3和数据锁定器SS8之后连乘法器CF4，数据锁定器SS9和SS10之后连乘法器CF5，乘法器CF4和CF5之后连加法器A3，加法器A3的输出又送数据锁定器SS10，加法器A3和数据锁定器SS10之后又连减法器JF5，减法器JF5和数据锁定器SS9之后连乘法器CF6，乘法器CF6和CF3之后连加法器A4，加法器A4和数据锁定器SS11之后连加法器A5，加法器A5的输出送数模转换器DAC和数据锁定器SS11，DAC的输出为控制作用电压信号V3。在上述中，减法器可由加法器和原反码选择器构成，计数器的复位由时钟信号控制，在每个采样周期的终点，计数器被复位。对设定值V2的频率编码可置于数据锁定器SS2中，也可如同测量值电压信号V1的编码处理方式，将设定值电压信号经压频转换器和计数器以及数据锁定器完成，这样还可以应用于跟踪控制。数据锁定器可以用锁存器或寄存器或触发器构成。本发明与
背景技术：
相比具有的有益的效果是将电压信号幅度通过压频转换器表达为频率编码，运算的基础是采样周期内的脉冲个数表达为二进制数，它可大大缩短运算的周期，在微秒级实现PID控制律的运算，从根本上解决高速过程的自动调节问题。下面结合附图，通过对实施例的详细描述，给出本发明的细节。图1、本发明的线路结构框图；图2、本发明的线路结构框图的实施图。在图1中T1计数器复位控制信号；T2数据锁定器SS1控制信号；T3数据锁定器SS2控制信号；T4数据锁定器SS3控制信号；T5数据锁定器SS4控制信号；T6数据锁定器SS5控制信号；T7数据锁定器SS11控制信号；T8数据锁定器SS7控制信号；T9数据锁定器SS6控制信；T10数据锁定器SS8控制信号；T11数据锁定器SS9控制信号；T12数据锁定器SS10控制信号；V1测量值电压信号输入；V3输出控制作用电压信号；V2设定值信号输入；P1T/Tr参数输入；P2KP参数输入；P3TD/TS参数输入；P4KP(TD/TS)参数输入；P5K参数输入。不完全微分PID调节器的位置形式为un=KP{en+T/Tr·Σi=1nei+TD/TS·(en-en-1)}+K·YD(n-1)]]>式中T是采样周期；Tr是积分时间；TD是微分时间；KP是调节器放大系数；TS＝TD/KD+T；KD是微分增益；k＝(TD/KD)/(TD/KD+T);YD(n-1)＝KP·TD/TS·(en-en-1)+k·YD(n-2)根据上式un-1=KP{en-1+T/Tr·Σi=1n-1ei+TD/TS·(en-1-en-2)+k·TD(n-2)]]>这样Δun＝un-un-1＝KP{(en-en-1)+T/Tr·en+TD/TS·[(en-en-1)-(en-1-en-2)]}+k·(YD()n-1-YD(n-2))式中un是第n周期的控制作用；Δun是第n周期的输出控制作用增量；en是第n周期测量信号与设定值的偏差。这个线路的动态信号是这样实现的设在第n周期，如图1所示，测量值电压信号V1经压频转换器VFC编码为脉冲序列，脉冲序列的频率对应着电压信号的幅值，计数值存入于数据锁定器SS1中，设定值V2对应的电压幅度经计算化为二进制数形式的一个周期内的脉冲序列的个数，存贮于数据锁定器SS2之中，减法器JF1的输出为两个脉冲个数之差Nn，Nn对应的是测量值和设定值的偏差en(其他Nn-1与en-1，en-2与en-2等的关系类同)。这时数据锁定器SS3中的数据为上一周的Nn-1，而数据锁定器SS4中的数据为Nn-2，减法器JF2输出(Nn-Nn-1)，减法器JF3的输出是(Nn-1-Nn-2)，减法器JF4的输出是(Nn-2Nn-1+Nn-2)，数据锁定器SS5中的数据是(T/Tr)，乘法器CF1是(T/Tr·Nn)，数据锁定器SS6中的数据是(TD/TS)，乘法器CF2的输出是[TD/TS·(Nn-2Nn-1+Nn-2)]，加法器A1的输出是[(Nn-Nn-1)+TD/TS·(Nn-2Nn-1+Nn-2)]，加法器A2的输出是[(Nn-Nn-1)+T/Tr·Nn+TD/TS(Nn-2Nn-1+Nn-2)]，数据锁定器SS7中的数据是KP，乘法器CF3的输出是KP·[(Nn-Nn-1)+T/Tr·Nn+TD/TS·(Nn-2Nn-1+Nn-2)]，数据锁定器SS8中的数据是(KP·TD/TS)，乘法器CF4的输出是[KP·TD/TS(Nn-1-Nn-2)]，数据锁定器SS9中的数据是k，数据锁定器SS10中的数据是YD(n-2)，乘法器CF5的输出是(k·YD(n-2))，加法器A3的输出是YD(n-1)＝KP·TD/TS·(Nn-1-Nn-2)+k·YDn-2)，减法器JF5的输出是[YD(n-1)-YD(n-2)]，乘法器CF6的输出是k·(YD(n-1)-YD(n-2))，加法器A4的输出是Δun，数据锁定器SS11中的数据是un-1，加法器A5的输出是un＝Δun+un-1，数模转换器DAC的输出是经数模转换后的以电压信号形式的un。其中SS5中的T/Tr、SS6中的TD/TS、SS7中的KP、SS8中的KP·TD/TS、SS9中的k是预先设定的参数，也可以在线调整。SS10中的YD(n-2)在初始时置一初值，在JF5运算完成之后，它中值刷新为A3的输出，SS11中un-1在初始时置一初值，当DAC转换完毕后，它中值刷新为A5的输出。当第n+1周期，SS3的数据刷新为Nn，SS4的数据刷新为Nn-1，JF1的输出是Nn+1。实施例如图2所示，设指定采样周期为30微秒，压频转换器VFC采用AD650，AD650的输入电压范围是0～10V，最大满度频率为1MHz，设测量信号是III型标准信号，它的幅度范围是1～5V，则在30微秒内，AD650的输出脉冲个数为3～15个，它表达为二进制数，所有运算建立在这些二进制数形式的信号频率编码的基础上，所采用的数字芯片和它们的运算时间如附表所示，图2是表示逻辑高电平。根据图2所示的线路结构图，完成一次运算的时间为1029ns。附表加法器22，SN74LS283＜25ns由8块74LS283构成，它的输出是控制作用的位置信号，应为正，故原码＝补码。数模转换器，DAC-08H135ns由四块DAC-08H构成。</table></tables>权利要求1.一种数字式神经网络高速不完全微分比例积分微分调节器，其特征是包括送入测量值电压信号V1的压频转换器VFC，后连计数器JS，计数器JS连数据锁定器SS1，设定值信号V2化为其频率编码在采样周期内脉冲个数的二进制数，存贮于数据锁定器SS2，数据锁定器SS1和SS2后连减法器JF1，减法器JF1之后连数据锁定器SS3，数据锁定器SS3之后连数据锁定器SS4，数据锁定器SS5和减法器JF1后又连乘法器CF1，减法器JF1和数据锁定器SS3之后连减法器JF2，数据锁定器SS3和SS4之后连减法器JF3，减法器JF2和JF3之后连减法器JF4，减法器JF4和数据锁定器SS6之后连乘法器CF2，乘法器CF2和减法器JF2之后连加法器A1，加法器A1和乘法器CF1之后连加法器A2，加法器A2和数据锁定器SS7之后连乘法器CF3，减法器JF3和数据锁定器SS8之后连乘法器CF4，数据锁定器SS9和SS10之后连乘法器CF5，乘法器CF4和CF5之后连加法器A3，加法器A3的输出又送数据锁定器SS10，加法器A3和数据锁定器SS10之后又连减法器JF5，减法器JF5和数据锁定器SS9之后连乘法器CF6，乘法器CF6和CF3之后连加法器A4，加法器A4和数据锁定器SS11之后连加法器A5，加法器A5的输出送数模转换器DAC和数据锁定器SS11，DAC的输出为控制作用电压信号V3。2.根据权利要求1所述的调节器，其特征是对设定值的频率编码可置于数据锁定器SS2中，也可如同测量值电压信号的编码处理方式，将设定值电压信号经压频转换器和计数器以及数据锁定器完成。3.根据权利要求1所述的调节器，其特征是数据锁定器可以用锁存器、寄存器、触发器构成。全文摘要一种数字式神经网络高速不完全微分比例积分微分调节器，是由压频转换器VFC，计数器JS，减法器JF文档编号G05B13/02GK1108398SQ9410868公开日1995年9月13日申请日期1994年9月10日优先权日1994年9月10日发明者鲍立威,何敏申请人:浙江大学