时将转换成的光信号再次变成电信号后经过引脚6输出。由于光親的输入引脚2、3和输出引脚6之间通过光来传递信息故光耦的使用保证了本发明中隔离功能的完成。电阻R2上拉至电源VCC用于增强Ul的6引脚输出信号的驱动能力，电感LI和电容Cl组成滤波网络用于滤除输出信号的噪声，最终输出的信号为VOUT。其中，上述隔离方案不仅仅局限于光耦这一种实现方式，还可以使用隔离变压器、霍尔器件完成隔离这一功能的实现。
[0014]图3是本实施例中FPGA控制器2的原理示意图，FPGA控制器2用于完成脉冲计数、频率测量、数据缓存及数据传输的功能。FPGA控制器2由缓存FIF01、缓存FIF02、测频和计数模块、总线接口控制模块和存储控制模块5个部分组成。信号隔离模块I输出的数字量被送入FPGA控制器2中的计数和测频模块，计数和测频模块将计算完成的数据送入缓存FIFOl中进行缓存。存储控制模块检测缓存FIF01、缓存FIF02以及SDRAM存储器模块3的状态并根据这些状态发出相应的控制指令使得缓存FIF01、缓存FIF02和SDRAM存储模块3工作在一个等效的FIFO的状态下。即当前测量得到的计数脉冲值和频率值经由缓存FIFOl存入SDRAM存储器模块3中，同时存储控制模块将上一时刻存储在SDRAM存储器模块3中的历史数据传输至缓存FIF02中。总线接口控制模块取得缓存FIF02中的数据并将这些测量数据送入总线接口模块4中。
[0015]图4是本实施例中SDRAM存储模块3的原理示意图。SDRAM存储模块3与FPGA控制器2中的缓存FIF01、缓存FIF02及存储控制模块共同组成一个等效的大容量FIFO。存储控制模块检测缓存FIF01、缓存FIF02以及SDRAM存储器模块3的状态并根据这些状态发出相应的控制指令使得缓存FIF01、缓存FIF02和SDRAM存储模块3工作在一个FIFO的状态下。即当前测量得到的计数脉冲值和频率值经由缓存FIFOl存入SDRAM存储器模块3中，同时存储控制模块将上一时刻存储在SDRAM存储器模块3中的历史数据传输至缓存FIF02中。总线接口控制模块取得缓存FIF02中的数据并将这些测量数据送入总线接口模块4中。
[0016]图5是本实施例中总线接口模块4原理示意图，总线接口模块用于完成PC上位机与板卡的数据通讯，具体完成的功能为向上位机传输处理完成后的数据以及接收上位机下发的工作指令。本发明专利中总线接口模块为PLX9054，实现PCI总线的功能。在实际应用中根据不同的需求还可以将总线接口模块更换为满足PCIe、PLX、CPCI和ISA的芯片。另夕卜，该总线接口模块不仅仅局限于PCI总线，本发明专利的总线接口模块也可以兼容成PXI总线、PCIe总线、ISA总线、CPCI总线。
[0017]图6是本实施例中的高精度时钟模块5的原理示意图，本发明专利采用1MHz的0CX0/TCX0晶振作为系统的输入时钟输入至FPGA控制器2。对于计数精度要求低的工作场合采用TCXO来作为系统的时钟基准，晶振准确度误差为0.5ppm，对于计数精度要求高的工作场合采用0CX0作为系统的时钟基准，晶振准确度误差为0.lppm,提高了任何与时间有关的参数的精度。
[0018]图7为系统计数精度的分析。FPGA控制器2中的测频和计数模块完成系统的最核心功能即测频计数的功能。FPGA控制器2中的测量和计数模块工作在计数模式下会根据测量时间的要求产生一个计数闸门并使得被测脉冲和计数闸门在计数过程开始的瞬间处于同步状态。由于计数闸门是由FPGA控制器2中的测频和计数模块根据系统的时钟基准产生，系统时钟基准的误差会导致计数闸门产生误差进而导致计数过程产生误差。假设系统的时钟基准晶振频率为1MHz准确度误差为0.5ppm。测量、计数模块需要产生一个60秒的的计数闸门，产生一个60秒的计数闸门需要的的计数个数为N=6 X 108。晶振的准确度误差为0.5ppm则晶振的实际输出频率为fs=10MHz±5Hz。
[0019]由于晶振准确度产生的0.5ppm误差导致图7中计数闸门由理想计数闸门T=60S变成了非理想计数闸门Tl=60.00003S和非理想计数闸门T2=59.99997S。图7中的Δ Tl=0.00003s，Δ Tl=-0.00003s。假设输入被测信号频率为fin=33KHz，则被测信号的周期为Tin ^ 0.00003s。当输入被测信号频率超过33KHz时非理想计数闸门会导致计数过程中产生超过正一个或者负一个测量误差。同理假设系统的时钟基准晶振频率为1MHz准确度误差为0.lppm，其他条件不变则非理想计数闸门Tl=60.000006和非理想计数闸门Τ2=59.999994。图7中的Λ Tl=0.000006s, Δ Tl=-0.000006s，于是当输入被测信号频率超过166.66KHz时非理想计数闸门会导致计数过程中产生超过正一个或者负一个测量误差。综上所述为了使得系统有较高的计数、测频精度需要系统具备高精度时钟模块5.图8是本实施例中电源模块6的原理示意图。本发明专利的数字电源由PCI总线上的+3.3V和+5V电源提供，+3.3V经过LDO转换后降压为+1.2V电源并经磁珠隔离成两个1.2V电源分别用作FPGA控制器2的数字内核电压和模拟内核电压。除此之外PCI总线上的+5V电源经过LDO转换后降压为3.3V用于给FPGA控制器2的1 口、SDRAM存储器3、总线接口模块4、高精度系统时钟5和输入信号隔离模块I提供工作电压。
[0020]尽管结合优选实施方案具体展示和介绍了本发明，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本发明的精神和范围内，在形式上和细节上可以对本发明做出各种变化，均为本发明的保护范围。
【主权项】
1.一种基于PCI接口的高精度同步脉冲计数电路，其特征在于:包括输入信号隔离模±夬、FPGA控制器、SDRAM存储器、总线接口模块、高精度时钟模块和电源模块，被测设备输出的信号首先进入输入信号隔离模块进行隔离和调理操作，FPGA控制器对隔离并调理后各通道脉冲并行计数及测频，各个通道的脉冲计数值及脉冲频率数值在SDRAM存储器模块中缓存，FPGA控制器再把缓存数据传送至总线接口模块，总线接口模块将测量数据上传至上位机显示并存储；高精度时钟模块用于提供FPGA控制器在计数和测频过程中需要的高精度系统时钟；电源模块用于给上述模块提供工作需要电源。
2.根据权利要求1所述的基于PCI接口的高精度同步脉冲计数电路，其特征在于:所述输入信号隔离模块包括TVS 二极管Dl、限流电阻R1、线性光耦Ul、上拉电阻R2、电感LI和电容Cl，该输入信号隔离模块的输入信号为VIN+和VIN-，输出信号为VOUT ；TVS 二极管Dl的一端接于输入信号VIN+和限流电阻Rl的一端，TVS 二极管Dl的另一端接于输入信号VIN-和线性光耦Ul的第一输入引脚，限流电阻Rl的另一端连接至线性光耦Ul的第二输入引脚；线性光耦Ul的输出引脚连接上拉电阻R2的一端和电感LI的一端，上拉电阻R2的另一端连接电源VCC，电感LI的另一端一路输出信号V0UT，另一路串联电容Cl后接地。
3.根据权利要求1或2所述的基于PCI接口的高精度同步脉冲计数电路，其特征在于:所述FPGA控制器包括测频和计数模块、存储控制模块、总线接口控制器、一级FIFO缓存模块以及二级FIFO缓存模块；FPGA控制器的各模块连接关系如下:测频和计数模块的输入端接于输入信号隔离模块的输出端，测频和计数模块的输出端接于一级FIFO缓存模块的输入端，一级FIFO缓存模块的输出端接于SDRAM存储器的输入端，SDRAM存储器的输出端接于二级FIFO缓存模块的输入端，二级FIFO缓存模块的输出端接于总线接口控制模块的输入端，总线接口控制模块的输出端接于总线接口模块的输入端，一级FIFO缓存模块的输入输出端和二级FIFO缓存模块的输入输出端均接于存储控制模块的输入输出端。
4.根据权利要求3所述的基于PCI接口的高精度同步脉冲计数电路，其特征在于:所述SDRAM存储模块与FPGA控制器中的一级FIFO缓存模块、二级FIFO缓存模块及存储控制模块共同组成一个等效的大容量FIFO，存储控制模块检测一级FIFO缓存模块、二级FIFO缓存模块以及SDRAM存储器模块的状态并根据这些状态发出相应的控制指令使得一级FIFO缓存模块、二级FIFO缓存模块和SDRAM存储模块工作在一个FIFO的状态下。
5.根据权利要求1或2所述的基于PCI接口的高精度同步脉冲计数电路，其特征在于:所述总线接口模块采用型号为PLX9054的芯片实现。
【专利摘要】本发明公开一种基于PCI接口的高精度同步脉冲计数电路，其包括输入信号隔离模块、FPGA控制器、SDRAM存储器、总线接口模块、高精度时钟模块和电源模块，被测设备输出的信号首先进入输入信号隔离模块进行隔离和调理操作，FPGA控制器对隔离并调理后各通道脉冲并行计数及测频，各个通道的脉冲计数值及脉冲频率数值在SDRAM存储器模块中缓存，FPGA控制器再把缓存数据传送至总线接口模块，总线接口模块将测量数据上传至上位机显示并存储；高精度时钟模块用于提供FPGA控制器在计数和测频过程中需要的高精度系统时钟；电源模块用于给上述模块提供工作需要电源。
【IPC分类】H03K21-00, G05B19-042
【公开号】CN104570882
【申请号】CN201510032363
【发明人】白旭, 陈刚, 胡辉
【申请人】北华航天工业学院
【公开日】2015年4月29日
【申请日】2015年1月22日