专利名称：：用于具有多个时钟范围的系统的数据传送装置的制作方法
技术领域：
：本发明涉及在具有多个不同的频率的多个时钟的系统之间传送数据。通常，数字系统要求在不同的时钟频率工作和从公用数据总线接收控制信息的子装置。如果不同的子装置使用它的相应的时钟而不是公共总线时钟捕获分配的控制信息，则存在着潜在的差错。即，从一个时钟范围到另外的时钟范围传送数字数据遭受亚稳定性的影响。典型地，已知的系统使用缓冲存储器和／或适应一个或者两个时钟范围时钟的相位以避免这种亚稳定性。这种方法的一个例子在美国专利No．5，548，620中描述。在这个示例的系统中，在相应的时钟范围接口，通过在第一范围的输出的一个主和一个从属触发器以及在第二范围的输入的一个主和一个从属触发器同步数据。第一范围的主触发器是由第一范围时钟同步的。第二范围中的从属触发器是由第二范围时钟同步的。在第一范围中的从属触发器和在第二范围中的主触发器二者是由分别不同的时钟同步，即在锁相环电路中产生的。使用这个方法到时钟范围之间的数据的接口可能变得复杂和昂贵，如果包括多个时钟范围的话。因此需要数据接口的一个简单的方法，以便避免具有多个时钟范围的数字装置中的亚稳定性。本发明针对用于提供时钟范围之间的数据接口的时钟范围接口电路。这个电路包括在第一时钟范围的输出第一锁存器，和在第二时钟范围的输入的第二锁存器。第一和第二锁存器是由他们的相应的范围时钟同步的。施加相应时钟的逻辑功能的起动信号，起动第一和第二锁存器之一。在附图中图1是具有多个时钟范围的一个示例的数字处理系统的方框图。图2是多个示例的时钟信号的波形图，它可能是在一个特定的数字处理系统诸如图1的系统中要求的。图3-6是用于在不同的时钟范围之间的接口的数据接口装置的方框图。图7是在图3-6中使用的类型的示例的启用数据锁存器的示意图。图8是参见该范围时钟典型的起动信号的波形图。图9，10和12是示例的起动信号产生电路的示意图。图11是理解图10电路的工作有用的信号波形图。图1是一个接口集成电路，在定义本发明的环境中是有用的，但不是限定性的。本发明可以在任何集成电路(IC)或者其它接近地封装的电路例如多片IC封装或者混合多个时钟范围的混合的IC封装中实践。另外的例子可能包括用于多媒体处理的多处理器IC，多信道数字音频处理／编辑IC和系统，仅仅列举几个。图1说明用于多平台电视系统的接口或者链路IC。配置这个IC同时地数字处理以不同格式接收的多个电视信号。相应的处理器以虚线限定。配置以虚线10限定的电路以便处理数字直接广播卫星信号。这个电路包括两个模拟／数字变换器，用于处理来自卫星调谐器的正交信号，一个数字解调器和纠错电路。在这个电路内的相应的单元可以要求不同的同步信号，例如18MHz，54MHz和27MHz时钟信号，因此可以包含多个时钟范围。来自微处理器接口的不同的控制信号可以耦合到这些时钟范围之一。由虚线20限定的第二处理块接收和处理高清晰度数字信号，诸如可以根据大联盟(GrandAlliance)协议发送。这个电路包括至少一个模拟／数字变换器，一个数字解调器，一个均衡器／相位跟踪仪和纠错电路。这些单元可以要求不同的同步信号，例如108MHz，54MHz和27MHz时钟信号，因此可以包含另外的多个时钟范围。第三，该IC包括由虚线31限定的NTSC信号处理器。这个电路包括模拟／数字变换器，滤波器电路和数字色彩解码器。这些单元可以要求不同的同步信号，例如18MHz，36MHz和27MHz时钟信号，表示另外的多个时钟范围。每一个相应的较大的电路块包括多个时钟范围。但是提供控制数据给每一个时钟范围中的电路是不太可能的。要求来自该微处理器的控制数据来自一个以上的范围以及在不同的范围之间传送控制数据是可能的。名义上相应的同步信号是由包括一个锁相环12的通用时钟产生电路提供的，以便开发主时钟信号和一个发生器14，响应主时钟信号，提供不同频率的多个时钟信号。在示例的IC中，主时钟是108MHz，和另外的时钟信号为18，27，36和54MHz。图2说明这些时钟信号的示例的定时关系。这些特定的时钟信号是彼此锁相的并且都是9MHz的简单倍数。必须理解，在相似的或者不同的IC中可能使用从所示的广泛地发散的多个时钟信号，并且本发明将应用到这些。进行两个假设。第一是在时钟范围之间传送的数据在该时钟频率不改变，即数据速率比在给定的时钟范围接口的较慢的时钟速率更慢。其次，在不同的范围中的时钟信号是互相锁相的。假定在任何范围接口输出数据随着输出时钟瞬变的上升沿改变，以及数据是在输入时钟瞬变的上升沿捕获的。在此情况下可以通过检查图2的示例的波形确定定时余量。在图2中，所有的时钟信号在指定的A点具有上升瞬变。因此在所有的范围之间有一个零定时余量和高似然性，如果数据是在这些情况下传送的，可能发生数据差错。考虑在18和27MHz时钟范围之间的点B的定时余量。在点B，27MHz范围展现上升瞬变，在18MHz时钟的下一个上升瞬变之前出现2周期的108MHz时钟(或18．5ns)。这代表18．5ns的定时余量。可以类似地确定在另外的相应的时钟之间数据传送的定时余量。表1给出代表定时余量取样的列表。表1<tablesid="table1"num="001"><table>输入时钟MHz输出时钟MHz在A点的余量ns在B点的余量ns在C点的余量ns2718018．537．02736018．59．31827037．018．5362709．318．5</table></tables>表1表示在时间B和C的瞬变提供在图1的示例的系统中要求的领域传送的所有的四个转换的适当的定时余量。在B瞬变提供总线输入寄存器(输入时钟=27MHz)，而在C瞬变为输出寄存器提供更好的余量(输出时钟=27MHz)。对于系统，使用通用的起动信号，它可能需要选择为所有的数据范围传送的一个通用瞬变，例如瞬变B。图8说明示例的起动脉冲定时，其中在18MHz，27MHz和36MHz时钟范围之间出现数据传送。将认识到，如果该数据与该起动脉冲不同步，每个数据字必须提供用于至少两个周期的18MHz时钟以便确保数据传送。如果数据字持续时间较小，它在起动信号脉冲之间可能出现一个丢失。假定一个系统包括图8的起动脉冲。图3-6示出在相应的时钟范围之间传送数据的相应的电路。图3说明用于传送27MHz时钟范围到18MHz时钟范围的数据的电路。该电路包括一个启动数据锁存器30和一个简单的数据锁存器32。存储或者锁存数据到与相应的时钟信号的正向转变一致的相应的锁存器中。参见图9，示出用于启动数据锁存器30的示例的电路。这个启动数据锁存器包括简单的数据锁存器92和多路复用器90。连接该多路复用器以便在起动脉冲为低电平时反馈数据锁存器92的输出和在起动脉冲是高时输入新数据给该数据锁存器92。在时钟信号正转变期间，仅仅在启动信号是高逻辑状态时新数据装入到该锁存器。存储装入到该数据锁存器92的新数据，直到该起动脉冲和时钟脉冲的正转变符合为止。参见图8，当27MHz时钟呈现正转变和启动是高时，新数据可以在指定的时间30T装入到该启动数据锁存器30。这个数据将保持在启动数据锁存器30中，直到至少下一次出现指定的时间30T为止。在27MHz时钟范围的输出，装入启动数据锁存器30的新数据将在时间30T之后、在18MHz时钟的下一个正变期间装入到数据锁存器32。这个转变在图8中指定为32T。将认识到，在时钟范围之间存在用于传送的全半周的27MHz时钟定时余量。图4说明用于传送27MHz时钟范围到36MHz时钟范围的数据的电路。该电路包括启动数据锁存器40和简单的数据锁存器42。启动数据锁存器40在设计上类似于启动数据锁存器30。参见图8，当27MHz时钟呈现正的转变和该启动信号是高时，新数据可以在指定的时间30T装入到该启动数据锁存器40。这个数据将保持在启动数据锁存器40中，直到至少下一次出现指定的时间30T为止。在27MHz时钟范围的输出，装入启动数据锁存器30的新数据将在时间30T之后、在36MHz时钟的下一个正变期间装入到数据锁存器42。这在图8中的时间32T出现。利用图3电路，有用于在时钟范围之间传送的27MHz时钟定时余量的一个全半周。图5说明用于传送18MHz时钟范围到27MHz时钟范围的数据的电路。该电路包括数据锁存器50和启动数据锁存器52。启动数据锁存器52在设计上类似于启动数据锁存器30。参见图8，在18MHz时钟的所有的正转变时新数据可以装入到该数据锁存器50。这个数据将保持在数据锁存器50中，直到至少18MHz时钟的下一个正转变为止，但是在这个例子中记住，数据字持续时间必须是至少18MHz时钟的两个周期。假定新数据是在18MHz时钟范围的输出、在时间50T装入数据锁存器50中。在该起动脉冲是高电平时27MHz时钟的下一个正的转变期间，在27MHz时钟范围的输入，这个数据装入到启动数据锁存器52。这在图8中的时间30T出现。在时钟范围之间用于这个传送的定时余量几乎是27MHz时钟的一个全周期。图6说明用于传送36MHz时钟范围到27MHz时钟范围的数据的电路。该电路包括数据锁存器60和启动数据锁存器62。启动数据锁存器62在设计上类似于启动数据锁存器30。参见图8，在36MHz时钟的所有的正转变时新数据可以装入到该数据锁存器60。这个数据将保持在数据锁存器60中，直到至少36MHz时钟的下一个正转变为止，但是在这个例子中记住，数据字持续时间必须是至少18MHz时钟的两个周期。假定新数据是在36MHz时钟范围的输出、在时间60T装入数据锁存器60中。在该起动脉冲是高电平时27MHz时钟的下一个正的转变期间，在27MHz时钟范围的输入，这个数据装入到启动数据锁存器62。这在图8中的时间30T出现。在时钟范围之间用于这个传送的定时余量是108MHz时钟的一个全周期。在图3和4中，由于反馈机构和该脉冲序列，数据保持在输入锁存器30和40中至少一个起动脉冲周期。输出锁存器32和42可能连续地同步，但是在其中的数据在一个启动周期的持续时间将不改变，因为到这些锁存器的输入在一个启动周期期间不变化。在图5和6中，在相应的输入锁存器50和60中的数据可以随着相应的时钟信号的连续的正转变而改变。但是，由于启动数据锁存器的反馈操作，在相应的输出锁存器52和62中的数据在启动周期的整段时期内保持恒定。图9示出产生该启动信号的示例的电路。在图9中，18MHz，27MHz，36MHz和54MHz时钟信号在逻辑上加上以便产生在时间50T出现的复位脉冲。这个复位脉冲加到计数器70，该计数器70安排用于计数108MHz时钟信号的补码的脉冲。计数器70提供一个脉冲，它的持续时间是108MHz时钟的4周期，和它在复位脉冲之后的108MHz时钟的负转变开始；即，时间50T之后的108MHz时钟的半周期。图10示出启动信号发生器的第二实施例。图11表示由图10中的相应的单元输出的有关的波形。在这个实施例中，在电路102中18MHz时钟除以二以便产生延迟的108MHz时钟的半周期和具有等于启动周期的持续时间的循环时间的一个方波(在图11中表示18／2)。这个信号的补码与108MHz时钟信号的补码在逻辑上相加(104)以便提供一个选通时钟信号(GATEDCK)。该选通时钟的第一脉冲出现时间50T之后的108MHz时钟信号的半周期。选通时钟加到除8电路106。在选通时钟的四个脉冲之后，除8电路的输出成为高并且在该选通时钟脉冲的整段时期内继续高。18／2信号加到除8电路106的复位输入，并且使得除8电路输出以便复位低，与该18／2信号的正的部分一致。18／2信号的补码与在“与”电路108中的除8电路106来的该信号的补码在逻辑上相加以便提供起动信号。图12表示第三可选的启动信号产生电路。这个电路是从可得到的时钟信号的简单的逻辑操作得到的，逻辑设计的本领域的技术人员容易理解它。产生该启动信号的一般的图形方法是描画具有至少包括的时钟周期的最小公倍数的一个全周期的有关的时钟信号的时序图。检查每个输出范围时钟的上升沿以便确定输入范围时钟的任何上升沿是否是不可接受地接近。以在所有的区域中的低逻辑电平描画该启动信号，其沿是不可接受地接近和否则是高电平。随后它通常可能产生一个启动信号，即不同的钟信号的超集(superset)(例如逻辑＂与＂)。另外，一旦建立该启动信号的定时，一种状．态机可以被编程以便产生该启动信号。注意，“不可接受地接近”沿是由在输入和输出时钟之间最坏情况抖动／相位变化分析，考虑有关的接口电路的物理位置确定的。权利要求1．用于接口数据到多个不同的时钟范围的接口装置，其中在不同的范围中的时钟信号锁相在一起并且相应各时钟信号具有不同频率，和接口数据的数据速率比最慢范围时钟的时钟速率更慢，所述接口装置特征在于耦合在相应时钟范围之间的多个级联的第一和第二锁存器(30，32；40，42；50，52；60，62)，所述第一和第二锁存器之一是时钟数据锁存器(32；42；50；60)，而其它的所述第一和第二锁存器是时钟与启动数据锁存器(30；40；52；62)，相应的时钟数据锁存器具有一个数据和一个时钟输入连接点和数据输出连接点，并且相应的时钟和启动数据锁存器各具有一个时钟和一个启动输入连接点以及一个数据输出连接点；具有输出连接点、提供相应范围时钟信号的一个定时发生器(14)，其中提供一个数据信号领域的一个范围时钟信号加到锁存器相应的级联组的第一锁存器的时钟输入连接点，和接收所述数据信号的一个范围的范围时钟信号加到锁存器相应的级联组的第二锁存器；所述定时发生器提供锁相到所说范围时钟信号，的通用启动信号(12)给所说通用启动信号加到锁存器的级联组的每个组的所述第一和第二锁存器之一的启动输入信号的输入端。2．根据权利要求1的接口装置，其特征在于相应的时钟和启动数据锁存器包括具有输入，输出和时钟连接点的一个时钟数据锁存器；一个多路复用器，具有耦合到所述时钟数据锁存器的输入连接点的一个输出端；连接到所述时钟数据锁存器的输出连接点的第一输入连接点，用于接收数据信号的第二输入连接点和连接到所述启动信号的控制输入端；和其中该时钟数据锁存器的输出连接点提供时钟和启动数据锁存器的输出信号，和该多路复用器的第二输入连接点是该时钟和启动数据锁存器的输入连接点。3．根据权利要求1的接口装置，安排用于接口从27MHz时钟范围到36MHz时钟范围的数据，其特征在于在所说级联中的所说第一锁存器是一个时钟和启动数据锁存器，具有连接到27MHz时钟信号的它的时钟输入连接点，和所述级联的所述第二锁存器是一个时钟数据锁存器，具有连接到36MHz时钟信号的其时钟输入连接点。4．根据权利要求1的接口装置，安排用于接口从27MHz时钟范围到18MHz时钟范围的数据，其特征在于在所说级联中的所说第一锁存器是一个时钟和启动数据锁存器，具有连接到27MHz时钟信号的其时钟输入连接点，和所述级联的所述第二锁存器是一个时钟数据锁存器，具有连接到18MHz时钟信号的其时钟输入连接点。5．根据权利要求1的接口装置，安排用于接口从18MHz时钟范围到27MHz时钟范围的数据，其特征在于在所说级联中的所说第一锁存器是一个时钟和启动数据锁存器，具有连接到18MHz时钟信号的其时钟输入连接点，和所述级联的所述第二锁存器是一个时钟和启动数据锁存器，具有连接到27MHz时钟信号的其时钟输入连接点。6．根据权利要求1的接口装置，安排用于接口从27MHz时钟范围到27MHz时钟范围的数据，其特征在于在所说级联中的所说第一锁存器是一个时钟和启动数据锁存器，具有连接到27MHz时钟信号的其时钟输入连接点，和所述级联的所述第二锁存器是一个时钟和启动数据锁存器，具有连接到27MHz时钟信号的其时钟输入连接点。7．根据权利要求6的接口装置，另外的特征在于安排用于接口从27MHz时钟范围到36MHz时钟范围数据的接口装置，其中在所说级联中的所说第一锁存器是一个时钟和启动数据锁存器，具有连接到27MHz时钟信号的其时钟输入连接点，和所述级联的所述第二锁存器是一个时钟数据锁存器，具有连接到36MHz时钟信号的它的时钟输入连接。8．根据权利要求4的接口装置，进一步特征用于具有第三和第四级联的锁存器的另一个接口装置，安排用于接口从27MHz时钟范围到36MHz时钟范围的数据，其中在所述级联的所说第三锁存器是一个时钟和启动数据锁存器，具有连接到27MHz时钟信号的其时钟输入连接点，和所述级联的所述第四锁存器是一个时钟数据锁存器，具有连接到36MHz时钟信号的其时钟输入连接点。全文摘要用于接口多个不同的时钟范围的数据的接口装置(10,20,31),其中在不同范围中的时钟信号被锁相(12)在一起,并且相应的时钟信号具有不同的频率,包括耦合在相应的时钟范围之间多个级联的第一和第二锁存器。该锁存器之一是时钟数据锁存器(32),而另一个锁存器是时钟和启动数据锁存器(30)。定时发生器(14)提供相应范围的时钟信号,其中提供数据信号的范围的范围时钟信号加到锁存器的相应级联组的第一锁存器的时钟输入连接,和接收所述数据信号的范围的范围时钟信号加到第二锁存器。文档编号G06F1/12GK1281306SQ0012014公开日2001年1月24日申请日期2000年7月18日优先权日1999年7月19日发明者马克·F·拉姆赖克,戴维·L·阿尔比恩申请人:汤姆森特许公司