专利名称：：应用pci界面的单步除错卡的装置及其方法
技术领域：
：本发明涉及一种单步除错卡，特别涉及一种应用外设元件交互连接(PeripheralComponentInterconnect，PCI)界面的单步除错卡。图1示出了目前所广为使用的计算机系统的结构方块图。CPU10通过CPU总线20与NB(Northbridge，为一晶片组)30相连接；而NB30除了与存储器40(可以是SDRAM、EDORAM等存储器)相接之外，还通过AGP总线50与AGPVGA卡60相连。此外，NB30则经由PCI总线70与SB(Southbridge，亦为一晶片组)80相接，用以传递数据与信号；而SB80除了与硬盘(HD)90、光盘机(CDROM)100、通用串行总线(UniversalSerialBus，USB)110、输入装置(诸如鼠标、键盘等)120相接，用以存取或输入数据之外，还分别通过XD总线130与ISA总线140，与基本输入输出系统(BIOS)150以及声频装置(Audio，例如音效卡)160相接。传统的单步中断除错卡应用在工业标准结构格式总线(IndustryStandardArchitectureBUS，ISABUS)上，藉由用来结束ISA总线周期的IOCHRDY信号强迫维持在低电平，以达到延长该总线周期的目的，并使得相关位址及数据线总线状态得以被检视。而在PCI总线上，CPU对于传统系统BIOS的读取需通过PCI/ISA桥将读取周期由PCI总线转送至ISA总线，待BIOS数据由位于ISA总线上的ROM读出后，再藉由PCI/ISA桥将数据由ISABUS送回PCI总线。由于BIOS数据读取周期在PCI总线上须由PCI/ISA桥作回应，亦即相关的PCI周期控制信号如DEVSEL#、TRDY#等均由PCI/ISA桥产生，也因此不可能单纯地藉由将用以结束PCI周期的信号如TRDY#维持在高电平，就达到暂停总线周期的目的。而目前市面上应用于PCIBUS上的除错卡，或仍需藉由ISA总线中断除错卡，藉由将用以结束ISA总线周期的IOCHRDY信号强迫维持在低电平，而达到延长该总线周期的目的，或只是于开机初期将部分BIOS数据及位址栓锁至缓冲存储器后再逐一读出，而不具真正暂停总线周期，并进而作即时检视的功能。就一正常PCI总线周期而言，当FRAME#信号由高电平变为低电平时，即表示PCI总线周期的开始。此时，在AD总线上呈现的是PCI总线周期所欲定址的地址，而在C/BE#总线上呈现的是指令。PCI总线周期上所有装置会对此地址及指令进行解码，以确定本身是否为该PCI总线周期的目标装置(targetdevice)。若是，则送出DEVSEL#信号通知PCI主机进行后续的数据传送操作。倘若目标装置无法完成读写操作，亦即无法回应TRDY#信号，则可发送一STOP#信号，用以通知PCI主机重试该周期。本发明所提出的应用PCI界面的单步除错卡，即利用所述重试功能。其将所欲检视的PCI总线周期的地址，数据，指令，BE#等信号状态予以锁存并通过LED显示之后，于下一周期强迫DEVSEL#信号为低电平以抢先回应该一PCI总线周期，并将TRDY#信号维持在高电平，以延长该周期。先前所锁存的地址，数据，指令，BE#等信号状态因而得以一直显示于LED上，作为单步除错的检视依据。而最后藉由切换(SWITCH)电路切换，送出一STOP#信号，用以通知PCI主机重试该周期。STOP#信号结束时亦同时将DEVSEL#信号拉为高电平，通知PCI主机结束该被拦截的周期。当该周期进行重试时，重复所述步骤，以达到单步除错的功能。图1为已知计算机系统的结构方块图；图2为本实施例时序图，示出了不同总线传输频率，与依据PCI总线传输频率所产生的取样时序的关系；图3为本发明实施例的单步除错信号流程图；图3A为本发明实施例的锁存及显示地址与数据的示意图；及图3B为本发明实施例的锁存及显示指令与位组使能(Byteenable)的示意图。有关本发明的详细内容及技术，结合如下。本发明实施例的时序图如图2所示，图2的时序图示出了不同总线传输频率与依据PCI总线传输频率所产生的取样时序的关系。就一正常PCI总线周期而言，当帧信号(FRAME#)由高电平变为低电平时，即表示PCI总线周期的开始。此时，在AD总线上呈现的是PCI总线周期所欲定址的地址(Address)，而在C/BE#总线上呈现的是指令(Command)。而PCI总线周期上所有装置会对此地址及指令进行解码，以确定本身是否为该一PCI总线周期目标的装置(targetdevice)。若是，则将装置选择信号(DEVSEL#)维持在低电平作为回应。当AD总线上的数据(Data)为有效的数据，且IRDY#准备信号、TRDY#准备信号同时为低时，表示PCI总线的数据在此时作读写处理。若在周期结束前，目标装置无法回应一TRDY#准备信号时，PCI主机提供一重试的功能，亦即由目标装置送出一停止信号(STOP#)，而PCI主机会依据STOP#信号重试该周期。本发明所提出的应用PCI界面的单步除错卡亦即利用所述重试的功能，将正常ROM读周期的地址，数据等信号状态锁存住并通过LED显示之后，于下一周期强迫DEVSEL#信号为低电平以截取该周期，并由于单步除错卡将TRDY#信号维持在高电平，使此周期无法完成而的前所锁存的地址、数据、指令及BE#得以一直显示于LED上。最后藉由切换电路的切换，送出一STOP#信号，用以通知PCI主机重试该周期。单步除错卡把DEVSEL#信号拉为高电平以通知PCI主机结束该周期，并进行重试。图3为本发明实施例的单步除错信号流程图，配合图2进一步说明如下当FRAME#信号通过一反相器200变为低电平时，则通过第一锁存器210锁存地址与通过第二锁存器220锁存数据，并分别通过地址LED230显示该地址与通过数据LED240显示该数据，接着同时将锁存的Address在解码器250中解码，以确定该地址是否为ROM读周期的地址(如图3A所示)；此时IRDY#信号与FRAME#信号经由一与非门(NAND)260同时为高电平时，与所述通过解码器250解码后的地址通过一与门(AND)270，将ROMCE#信号维持在高电平以等待下一周期。在此须进一步强调的是当FRAME#信号为高电平时，IRDY#信号尚未立即维持在低电平，此时PCI时钟的上升沿(risingedge)仍然符合FRAME#信号为低电平，IRDY#信号维持在高电平，所以FRAME#信号为高电平，且IRDY#信号维持在高电平时，并未发生在PCI时钟的上升沿，因此为避免产生一无效的控制信号，须通过延迟器280对FRAME#信号进行延迟。当IRDY#准备信号、TRDY#准备信号与只读存储器控制信号(ROMCE#)通过一或非门(NOR)同时变为低电平时，则通过第三锁存器290锁存指令与通过第四锁存器300锁存BE#，并通过指令LED310显示该指令与通过BE#LED320显示该BE#(如图3B所示)。接着就预定装置送出一DEVSEL#信号的DEVSEL#信号控制电路，及藉由切换电路的切换，送出一STOP#信号作如下进一步的说明。当PCIRST#为低电平时，或者当FRAME#信号及IRDY#准备信号为高电平时，第一D触发器330的第一设定输出Q340为1的预置输入(PRESET)。在总线周期一开始时，当FRAME#信号为低电平，IRDY#准备信号为高电平时，第二D触发器350的第二设定输出Q360为0的清除输入(CLR)。此时，Q340为1，DEVSEL#关闭；Q360为0，因此STOP#信号亦被关闭。利用ROMCE#信号作为计数器370的输入，终止计数(TerminalCount，TC)作为计数器的输出，当第一D触发器330的时钟(CLK)输入产生上升沿时，终止计数的宽度取决于时钟脉冲输入的周期(等于2次ROMCE#信号上升沿)，亦即第2个ROMCE#信号上升沿之后，Q340由1转为0，计数器370停止计数，DEVSEL#开启，信号变为低电平，达到截取周期的目的。藉由切换电路380的切换，经由一弹跳抑制(De-bounce)电路390，产生一低至高的时钟脉冲，第二D触发器350的第二设定输出Q360由0变为1，进而使单稳态多谐振荡器(MonostableMultivibrator)400产生一STOP#脉冲，使DEVSEL#信号变为高电平，并使计数器370正常计数，等候ROMCE#信号的上升沿。当STOP#信号产生时，在下一个PCI时钟脉冲的上升沿之后把IRDY#信号变为高电平，以结束此周期。接着继续重试该周期，达到单步除错的功能。虽然本发明结合较佳实施例作了说明，但该实施例并非用以限定本发明，本领域的普通技术人员，在不脱离本发明的精神和范围的前提下可对本发明作出修改，因此本发明的保护范围由后附的权利要求的范围为准。权利要求1.一种应用外设元件交互连接(PCI)总线的单步除错的方法，该方法至少包含下列步骤将该PCI总线上的帧信号(FRAME#)维持在低电平；锁存该PCI总线周期的地址与指令；显示该PCI总线周期的该地址与该指令；将只读存储器控制信号(ROMCE#)与该PCI总线上的IRDY#准备信号、TRDY#准备信号同时维持在低电平；锁存该PCI总线周期的数据与位组使能(BE#)；显示该PCI总线周期的该数据与该位组使能；等待由目标装置送出一装置选择信号(DEVSEL#)，该装置选择信号维持在低电平，且该IRDY#准备信号、该TRDY#准备信号同时维持在低电平时，截取该PCI总线周期；及当在该PCI总线周期结束前，该目标装置无法回应TRDY#准备信号时，PCI主机提供一重试的功能。2.如权利要求1所述的方法，其中所述的帧信号维持在低电平的步骤表示该PCI总线周期的开始。3.如权利要求1所述的方法，其中所述的重试的功能是由该目标装置送出一停止信号(STOP#)，并依据该停止信号重试该PCI总线周期。4.如权利要求3所述的方法，其中所述的停止信号是由一切换电路、弹跳抑制电路、D触发器及单稳态多谐振荡器产生。5.如权利要求1所述的方法，其中所述锁存该PCI总线周期的该地址的步骤还包含对该位址解码的步骤，以确定该地址为只读存储器读取周期的该地址。6.如权利要求1所述的方法，其中所述显示该PCI总线周期的该地址与该指令的步骤是分别通过地址发光二极管与指令发光二极管来显示。7.如权利要求1所述的方法，其中所述显示该PCI总线周期的该数据与该位组使能的步骤是分别通过数据发光二极管与位组使能发光二极管来显示。8.一种应用外设元件交互连接(PCI)总线的单步除错卡，该除错卡至少包含第一锁存器，用以锁存PCI总线周期的地址；地址发光二极管，用以显示该地址；第二锁存器，用以锁存PCI总线周期的数据；数据发光二极管，用以显示该数据；第三锁存器，用以锁存PCI总线周期的指令；指令发光二极管，用以显示该指令；第四锁存器，用以锁存PCI总线周期的位组使能(BE#)；位组使能发光二极管，用以显示该位组使能；装置选择信号(DEVSEL#)控制电路，包含计数器与第一D触发器，用以控制该装置选择信号，并截取PCI总线周期；及切换电路，产生一停止信号(STOP#)，并依据该停止信号重试该PCI总线周期。9.如权利要求8所述的单步除错卡，其中所述计数器利用只读存储器控制信号(ROMCE#)作为该计数器的输入，终止计数作为该计数器的输出。10.如权利要求8所述的单步除错卡，其中所述切换电路还包含弹跳抑制电路、D触发器及单稳态多谐振荡器。全文摘要一种应用PCI总线的单步除错卡,将该PCI总线上的帧信号维持在低电平;锁存并显示PCI总线周期的地址与指令;将ROM控制信号与PCI总线上的IRDY#和TRDY#准备信号同时维持在低电平;锁存并显示PCI总线周期的数据与位组使能;当检测到目标装置时,送出一装置选择信号;当装置选择信号维持在低电平,且IRDY#和TRDY#准备信号同时维持在低电平时,则截取住PCI总线周期;当在PCI总线周期结束前,PCI主机还提供一重试的功能,达到单步中断除错的功能。文档编号G06F11/22GK1357833SQ00134858公开日2002年7月10日申请日期2000年12月6日优先权日2000年12月6日发明者蔡俊男,屈厚礼,冯志豪申请人:神达电脑股份有限公司