专利名称：记忆体资料接收器及方法
技术领域：
本发明是有关于一种记忆体资料接收器及方法，特别有关于一种在记忆体控制电路中，可自行产生模拟致能(enable)信号的记忆体资料接收器，避免因记忆体送出的致能信号杂讯而造成电路误动作的问题。
图1显示在一倍频(Double Data Rate)SDRAM的记忆体控制电路中，用于接收来自记忆体资料的传统电路。接收电路1包括一由史密特触动器(SchmittTrigger)11、延迟电路13a所组成的标准推进信号产生器101、一由单端差动缓冲器(One_Ended Differential Buffer)12及延迟电路13b所组成的致能信号延迟器102、第一及第二推进指标产生器14a、14b、资料缓冲器15a、15b、及资料汇集输出器16。其中指标推进信号产生器101输出一指标推进信号Push_PTR DQS至第一及第二推进指标产生器14a、14b，而致能信号延迟器102则输出一延迟后的读取致能信号Del ayed DQS至第一及第二资料缓冲器15a、15b。
图1中的电路操作如下。在控制电路(图未显示)发出一读取命令信号至记忆体时，在一定的时间后，记忆体会将欲读取的资料伴随一读取致能信号READ_DQS回传至控制电路，此时位于控制电路中负责接收资料的电路1便由指标推进信号产生器101及致能信号延迟器102接收读取致能信号READ_DQS，而分别产生指标推进信号Push_PTR DQS及延迟致能信号Delayed DQS。此时，推进质变发生器14a及14b接收到指标推进信号Push_PTR DQS后，分别在其上升边缘(Rising Edge)及下降边缘(Falling Edge)出现时，将其所产生的指标PTR1及PTR2依顺位前推进并输出至资料缓冲器I5a及15b。另外，延迟后的致能信号Delayed DQS则直接输入至资料缓冲器15a及15b。资料缓冲器15a及15b分别具有与指标PTR1及PTR2相对的资料储存位址，亦分别在延迟后的致能信号Delayed DQS出现上升及下降边缘时，依据所接收到的指标将资料DATA存入相对的储存位址中。由于信号Delayed DQS的上升与下降边缘交替出现，因此每一笔资料DATA会依序交替地存入资料缓冲器15a与15b中。最后，存于资料缓冲器15a、15b中的资料会依序地汇集至资料汇集输出器16中并输出。
然而，在上述的一传统电路中，容易因读取致能信号READ_DQS中的杂讯而使电路发生误动作。如图2所示由于读取致能信号READ_DQS是由记忆体端回传至控制电路，在此传送过程中极易产生杂讯，使得指标推进信号Push-PTRDQS会具有一杂讯Noise。当杂讯Noise幅度过大时，会使得推进指标产生器14a或14b将其视为一上升或下降边缘的出现，而将指标PTR1或PTR2依顺位向前推进，造成资料DATA进入资料缓冲器15a及15b的位址错误。
本发明的一目的在于提供一种记忆体资料接收器，位于一控制电路中，该控制电路送出一读取命令信号至一记忆体，使该记忆体回传复数资料及一读取致能信号，该记忆体资料接收器包括一信号延迟器，接收并延迟该读取致能信号；一模拟致能信号产生器，接收该读取命令信号而产生一模拟致能信号；一推进指标产生器，产生复数推进指标，该些推进指标具有一顺位，该推进指标产生器依据该模拟致能信号而依该顺位逐一输出该些推进指标；以及一资料缓冲器，具有复数与该些推进指标相对的储存位址，依据该延迟后的读取致能信号及该些推进指标，逐一将该些资料存入相对的该些储存位址中本发明的另一目的在于提供一种记忆体资料接收方法，适用于一控制电路中，该控制电路送出一读取命令信号至一记忆体，使该记忆体回传复数资料及一读取致能信号，该记忆体资料接收方法包括以下步骤接收并延迟该读取致能信号；依据该读取命令信号而产生一模拟致能信号产生复数推进指标，该些推进指标具有一顺位，并依据该模拟致能信号而依该顺位逐一输出该些推进指标；以及提供复数与该些推进指标相对的储存位址，依据该延迟后的读取致能信号及该些推进指标，逐一将该些资料存入相对的该些储存位址中。
藉此，本发明利用由控制电路端自行产生的模拟读取致能信号，而降低推进指标产生器因杂讯而发生错误的几率，消除了传统电路中的缺点。
13a、13b——延迟电路；14a、14b——推进指标产生器；15a、15b——资料缓冲器；16——资料汇集输出器；31——模拟致能信号产生器；40——读取视窗信号产生器；41、45、48——多工选择器；42、43、44、47——D型正反器；46——T型正反器；49——微调位移器；50——第一粗调位移器；51——第二粗调位移器。
图3是本发明一实施例中，在一倍频(Double Data Rate)SDRAM的记忆体控制电路内，用以接收来自记忆体资料的记忆体资料接收器的电路图。其中，与图1相同的元件是使用相同符号表示。记忆体资料接收器3包括一模拟致能信号产生器31、一由单端差动缓冲器12及延迟电路13b所组成的致能信号延迟器102、第一及第二推进指标产生器14a、14b、资料缓冲器15a，15b、及资料汇集输出器16。其中指标推进信号产生器31输出一模拟致能信号Emulated DQS至第一及第二推进指标产生器14a、14b，而致能信号延迟器102则输出一延迟后的读取致能信号Delayed DQS至第一及第二资料缓冲器15a、15b。
图3中的电路操作如下控制电路(图未显示)发出一读取命令信号至记忆体时，在一定的时间后，记忆体会将欲读取的资料伴随一读取致能信号READ_DQS回传至控制电路，此时位于控制电路中负责接收资料的电路3便由致能信号延迟器102接收读取致能信号READ_DQS，同时模拟致能信号产生器31则接收由控制电路发出的读取命令信号READ_COM，而分别产生模拟致能信号Emulated DQS及延迟致能信号Delayed DQS。此时推进指标产生器14a及14b接收到模拟致能信号Emulated DQS后，分别在其上升边缘(Rising Edge)及下降边缘(Falling Edge)出现时，将其所产生的指标PTR 1及PTR2依顺位向前推进并输出至资料缓冲器15a及15b。另外，延迟后的致能信号Delayed DQS则直接输入至资料缓冲器15a及15b。资料缓冲器15a及15b分别具有与指标PTR1及PTR2相对的资料储存位址，亦分别在延迟后的致能信号Delayed DQS出现上升及下降边缘时，依据所接收到的指标将资料DATA存入相对的储存位址中。由于信号Delayed DQS的上升与下降边缘交替出现因此每一笔资料DATA会依序交替地存入资料缓冲器15a与15b中。最后，存于资料缓冲器15a、15b中的资料会依序地汇集至资料汇集输出器16中并输出。
图4显示了本实施例中模拟致能信号产生器31的电路图。模拟致能信号产生器31包括一第一粗调位移器50、第二粗调位移器51、一准致能信号产生器52、及一微调位移器49。
第一粗调位移器50具有一个时脉周期的解析度，可以一个时脉周期为单位，产生不同延迟时间的视窗信号，其包括了一读取视窗信号产生器40、一多工选择器41及一D型正反器(D Flip-Flop)42。读取视窗信号产生器40接收由控制电路一端发出的读取命令信号READ_COM，而产生具有与资料所需读取时间长度相同的脉冲的读取视窗信号READ_WIN，同时亦产生以一个时脉周期为单位延迟的信号，而输出四种均具有与资料读取时间相同而有不同延迟时间的读取视窗信号READ_WIN、READ_WIN_D1TREAD_WIN_D2T、READ_WIN_D3T，再经由多工选择器41所接收的选择信号DLY_SEL5及DLY_SEL4决定其中一个信号输出至使用一倍时脉信号CLK(1X)的正反器42。如此，即可依需要选择出具有适当延迟时间的读取视窗信号。
第二粗调位移器51则具有1/2倍时脉周期的解析度，可以将所接收的信号以1/2倍时脉周期为单位将信号延迟，其包括两个正反器43、44及一个多工选择器45。正反器43、44是接收2倍频率的时脉信号CLK(2X)。经由多工选择器45的选择信号DLY_SEL3选择输出一信号WIN。
准致能信号产生器5 2接收信号WIN而产生一准致能信号，其包括一T型正反器(T Flip-Flop)46、一D型正反器47及一多工选择器48。T型正反器46是使用倍频的时脉信号CLK(2X)并在TE端接收信号WIN、D端接地而在Q端产生一信号DQS_R。另外，D型正反器47是使用反向的倍频时脉信号，在其D端接收信号DQS_R并在Q端产生信号DQS_F。再经由多工选择器48的选择信号DLY_SEL2选择其一输出为准致能信号。其中，准致能信号具有持续时间小于读取时间的脉冲，在此例中准致能信号具有两个持续时间为1/2倍时脉周期的脉冲微调位移器49则为一多极的延迟线单元(Multiple Stage DelayLines)，具有更小的延迟时间单位，如1/16倍时脉周期，可将准致能信号再进行更细微的延迟。之后，微调位移器49便输出模拟致能信号Emulated DQS。上述第一、第二粗调位移器50、51及微调位移器49均是为配合控制电路在发出读取命令信号READ_COM后，记忆体回传读取致能信号READ_DQS的时间而进行信号延迟时间的调整。
图5是本发明一实施例中记忆体资料接收器中的信号时序图。其中是以选择信号DLY_SEL5 DLY_SEL4 DLY_SEL3 DLY_SEL2分别为0、1、1、1为例。
图6是本发明一实施例中记忆体资料接收方法的流程图。其中，一控制电路送出一读取命令信号至一记忆体，使记忆体回传多笔资料及一读取致能信号。
首先，在步骤61中，接收并延迟记忆体回传的读取致能信号。
接著，在步骤62中，依据读取命令信号而产生一模拟致能信号。
然后，在步骤63中，产生具有顺位的多个推进指标，并依据模拟致能信号的上升或下降边缘的出现而依顺位逐一输出推进指标。
最后，在步骤64中，提供与推进指标相对的储存位址，在延迟后的读取致能信号的上升或下降边缘出现时，逐一将资料存入与推进指标相对的储存位址中。
综合上述，由于本发明利用资料接收器所在的记忆体控制电路端所产生的读取命令信号产生模拟的读取致能信号，来取代由记忆体端回传的读取致能信号，以做为推进指标的依据，因此推进指标产生器较不易受杂讯的影响而产生错误的指标，所读取的资料便可存入缓冲器中正确的储存位址，避免了传统电路中的缺点。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
1.一种记忆体资料接收器，位于一控制电路中，该控制电路送出一读取命令信号至一记忆体，使该记忆体回传复数资料及一读取致能信号，该记忆体资料接收器包括一信号延迟器，接收并延迟该读取致能信号；一模拟致能信号产生器，接收该读取命令信号而产生一模拟致能信号；一推进指标产生器，产生复数推进指标，该些推进指标具有一顺位，该推进指标产生器依据该模拟致能信号而依该顺位逐一输出该些推进指标以及一资料缓冲器，具有复数与该些推进指标相对的储存位址，依据该延迟后的读取致能信号及该些推进指标，逐一将该些资料存入相对的该些储存位址中。
2.如权利要求1所述的记忆体资料接收器，其中该推进指标产生器包括一第一及第二推进指标产生器分别产生复数具有一顺位的第一及第二推进指标，该资料缓冲器包括一第一及第二资料缓冲器分别具有复数与该些第一及第二推进指标相对的第一及第二储存位址，该模拟致能信号具有复数上升与下降边缘，该第一及第二推进指标产生器分别在该模拟致能信号的该些上升及下降边缘出现时，依该顺位逐一输出该些第一及第二推进指标，而该第一及第二资料缓冲器依据该延迟后的读取致能信号及该些第一及第二推进指标，逐一将该些资料交替存入该第一及第二资料缓冲器中相对的该些第一及第二储存位址中。
3.如权利要求2所述的记忆体资料接收器，其中更包括一资料汇集输出器，汇集储存于该第一及第二资料缓冲器中的该些资料并输出。
4.如权利要求1所述的记忆体资料接收器，其中该模拟致能信号产生器包括一读取视窗信号产生器，接收该读取命令信号而产生一读取视窗信号，该读取视窗信号具有一第一脉冲，该第一脉冲的一持续时间与该些资料的一读取时间相同；一粗调位移器，配合该读取致能信号的回传时间而延迟该读取视窗信号；一准致能信号产生器，接收该延迟后的读取视窗信号而产生一准致能信号，该准致能信号具有一第二脉冲，该第二脉冲的一持续时间小于该读取时间；以及一微调位移器，配合该读取致能信号的回传时间延迟该准致能信号而产生该模拟致能信号。
5.如权利要求4所述的记忆体资料接收器，其中该粗调位移器包括一第一位移器，以一倍该时脉周期为单位延迟该读取视窗信号；以及一第二位移器，以二分之一倍该时脉周期为单位延迟该读取视窗信号。
6.一种记忆体资料接收方法，适用于一控制电路中，该控制电路送出一读取命令信号至一记忆体，使该记忆体回传复数资料及一读取致能信号，该记忆体资料接收方法包括以下步骤接收并延迟该读取致能信号；依据该读取命令信号而产生一模拟致能信号；产生复数推进指标，该些推进指标具有一顺位，并依据该模拟致能信号而依该顺位逐一输出该些推进指标；以及提供复数与该些推进指标相对的储存位址，依据该延迟后的读取致能信号及该些推进指标，逐一将该些资料存入相对的该些储存位址中。
全文摘要
本发明提供一种记忆体资料接收器，位于一控制电路中，该控制电路送出一读取命令信号至一记忆体，使该记忆体回传资料及一读取致能信号。记忆体资料接收器包括一信号延迟器、一模拟致能信号产生器、一推进指标产生器以及一资料缓冲器。其中，信号延迟器接收并延迟读取致能信号。模拟致能信号产生器接收读取命令信号而产生一模拟致能信号。推进指标产生器产生多个推进指标，推进指标具有一顺位，依据模拟致能信号而依顺位逐一输出推进指标。资料缓冲器具有多个与推进指标相对的储存位址，依据延迟后的读取致能信号及推进指标，逐一将资料存入相对的储存位址中。
文档编号G06F12/12GK1441355SQ0210519
公开日2003年9月10日 申请日期2002年2月26日 优先权日2002年2月26日
发明者温志强, 李明宪, 陈灿辉 申请人:矽统科技股份有限公司