设计半导体器件的方法

专利名称：设计半导体器件的方法
技术领域：
本发明涉及设计包括半导体元件的半导体器件的方法，这些半导体元件每个都具有栅绝缘薄膜。特别是，本发明涉及设计半导体器件的方法，其中具有不同的栅绝缘薄膜的多个半导体元件是在相同的衬底上相互整体地形成的。
背景技术：
在半导体元件中每个都有栅绝缘薄膜，例如MOS晶体管，由于栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化，或者在制造这些元件过程中栅绝缘薄膜的击穿而产生问题。举例来说，在包括以MOS晶体管作为半导体元件的半导体器件中，在由硅氧化物薄膜或其类似物制成的栅绝缘薄膜被形成于半导体衬底上，同时以多晶硅，铝或其类似物制成的栅电极在衬底主体上被形成以形成MOS晶体管之后，形成了一个夹层绝缘薄膜(interlayer insulating film)以致于MOS晶体管被覆盖，穿过夹层绝缘薄膜形成接触插头(contact plug)以接触栅电极，在夹层绝缘薄膜上形成上层布线(upper layer wiring)以接触接触插头，以及穿过夹层绝缘薄膜形成通孔(via hole)(通孔through hole)以延伸到布线，在一系列的过程中，在栅电极、接触插头、布线、通孔等形成的期间，采用等离子进行蚀刻，例如执行反应的离子蚀刻以形成所需的图形，由于蚀刻产生的等离子体，电荷在栅电极、接触插头、布线、通孔等作为被蚀刻的物质之中被累积，产生了所谓的电荷充电(charge-up)。除此之外，当利用等离子体CVD或其类似物形成夹层绝缘薄膜时，当通孔产生时，等等，也产生电荷充电。此外，如果涉及到电荷产生情况下的处理，如用于剥落(peeling)等的湿法处理(wetprocessing)，在某些情况下可能会产生电荷充电。然后，如此充电的电荷从上层布线，通孔等被传输至栅电极，在那里被积累，而且然后通过栅绝缘薄膜放电到半导体衬底。放电引起栅绝缘薄膜的可靠性退化，栅绝缘薄膜的特性退化，或者栅绝缘薄膜的击穿。
在日本公开专利2000-331990中提及了纵横比率和触角比率(antenna ratio)的增加是作为这种电荷充电引起的器件损害的主要因素。在这里，纵横比率表示在等离子蚀刻期间在开口图形(openingpattern)中光致抗蚀剂薄膜(photo resist film)的高度比上它的开口宽度(opening width)(蚀刻高度/开口宽度)。除此之外，触角比率表示触角电极的面积与栅绝缘薄膜的面积的比(触角电极的面积/栅绝缘薄膜的面积)。然后，触角电极表示栅电极，延伸至栅电极的通孔，上层布线等，以及特别是被等离子体蚀刻的导体部件。因为它们的触角比率，在蚀刻例如栅电极，通孔，上层布线等触角电极期间，电荷的充电量与触角电极的表面面积成比例，该触角电极的表面面积包括暴露于等离子体周围环境的通孔和上层布线。然后，因为电荷充电的电荷被集中地传送到栅绝缘薄膜，栅薄膜绝缘在单位面积上相应于上述触角比率以电荷充电。由于这个原因，当MOS晶体管的触角比率变得较大时，放电引起栅绝缘薄膜的可靠性退化，栅绝缘薄膜的特性退化，或者栅绝缘薄膜的击穿更容易产生。因此，如果用于设计和制造半导体器件的设计标准，触角比率标准(以下，在本说明书中称作＂触角标准＂)严格地被设定以减少触角比率，那么可能避免由于上述电荷充电引起的栅绝缘薄膜的可靠性退化，栅绝缘薄膜的特性退化，或者栅绝缘薄膜的击穿。
在包括栅绝缘薄膜的半导体元件中，特别是，在一个MOS晶体管中，众所周知的当栅绝缘薄膜变得更厚时，栅绝缘薄膜的击穿电压进一步增加。对于使用在5V-Cmos晶体管或其类似物中的有等于或大于10nm厚度的栅绝缘薄膜的半导体器件来说，没有提供触角标准。然而，由于在半导体器件中高集成度的发展，高性能的发展以及低电压操作发展，栅绝缘薄膜被强制与MOS晶体管的按比例缩减(收缩)一同变薄。由于这个原因，如上所述，为了避免MOS晶体管中栅绝缘薄膜的可靠性退化，栅绝缘薄膜的特性退化，或者栅绝缘薄膜的击穿，严格地设定了触角标准。然而，这导致了在一个半导体器件中通孔和上层布线的设计受到限制。因此，出现了设计的自由度被减少的问题。特别是，近几年来，如果采用增进半导体器件的高集成度，高性能以及低电压操作以减少布线宽度，增加布线密度，改进多层布线和增加半导体器件的面积，那么总布线长度将会增加，以及连接到布线的通孔数量将会增加。这造成触角电极面积的增加。另一方面，因为触角比率由于栅电极面积的减少或者由于MOS晶体管的按比例缩减而很容易显著地增加，设计的自由程度被越来越多的减少。

发明内容
如上所述，在MOS晶体管中，当栅绝缘薄膜比较厚的时候，栅绝缘薄膜的击穿电压进一步增加，另一方面，有报道说当栅绝缘薄膜被做得比较薄的时候，允许电荷穿过栅绝缘薄膜到达半导体衬底的隧道效应发生，因此栅绝缘薄膜是几乎不被击穿的。举例来说，在文章＂由触角构形(antenna topography)引起的等离子充电下的薄氧化物的可靠性-基于电子阴影效应(electron shading effect)＂中，IEEE，IEDM97-41，17.3，1-4，1997，如图16所示，报道了分别在等离子蚀刻具有触角比率为5K和24K的MOS晶体管期间，栅绝缘薄膜的厚度与栅绝缘薄膜的合格品比率(conforming article rate)之间的相互关系。从这篇报道中，可以理解，栅绝缘薄膜的厚度抑制击穿，同时当栅绝缘薄膜的厚度变薄时，击穿也被电荷的隧道效应所抑制。
该报道仅仅简单说明了MOS晶体管中栅绝缘薄膜的厚度和触角比率的关系，没有提及加载有多个具有不同栅绝缘薄膜的MOS晶体管的半导体器件以多少触角比率能被最好地设计和制造。由于这个原因，当制造混合加载(mixed-loaded)型半导体器件时，半导体器件的触角比率被强制根据用于具有栅绝缘薄膜的MOS晶体管的标准来设定，对于具有栅绝缘薄膜的MOS晶体管，触角比率被严格的设置以作为设计和制造有关半导体器件的基准。这样，导致了设计和制造半导体器件的自由度很低，使得很难如上述描述来设计和制造半导体器件。
于是，本发明可以提供一种混合加载型半导体器件，该器件包括具有不同厚度的栅绝缘薄膜的多个半导体元件，其中，半导体元件被分别地形成以符合不同的触角标准。换言之，具有厚度小于或等于预定厚度的绝缘栅薄膜的半导体元件的触角标准比具有厚度大于预定厚度的栅绝缘薄膜厚度的半导体元件的触角标准更宽松。特别是，具有用于等于或小于允许电荷隧道效应发生的厚度的栅绝缘薄膜的半导体元件的触角标准比用于具有用于大于允许电荷隧道效应发生的厚度的栅绝缘薄膜的半导体元件的触角标准要宽松。注意到，本发明中的触角标准如名称一样表示触角比率，它可以包含在一个触角中的纵横比率。而且，触角比率和纵横比率象在那些参考资料中一样具有相同的定义。以这种方式，一个具有小于允许电荷隧道效应发生的厚度的栅绝缘薄膜的形成允许在半导体器件中的触角比率增加，这使得可以放松设计标准以增强设计和制造半导体器件的自由度。
更特别地，根据本发明发明者的试验，证实当由硅氧化物制成的栅绝缘薄膜的厚度是2.6nm时，出现明显的隧道效应。同时，证实了如果栅绝缘薄膜的厚度小于该厚度，防止栅绝缘薄膜的可靠性退化，栅绝缘薄膜的特性退化，或者在制造这些元件过程中栅绝缘薄膜的击穿的效果增强了。在本发明中，当栅绝缘薄膜是由硅氧化物制成时，具有厚度等于或小于2.6nm的栅绝缘薄膜的半导体元件的触角比率比具有厚度大于2.6nm的栅绝缘薄膜的半导体元件制作得更大，从而获得了上述本发明的目标。此外，在这种情况下，也证实了对于具有厚度大于2.6nm的栅绝缘薄膜的半导体元件，如果复触角比率被设为等于或小于100，接触触角比率被设定为等于或小于10，通路触角比率被设定为等于或小于20，以及一个布线触角比率被设定为等于或小于5000，这样可以防止有关的半导体元件中的栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化或者是栅绝缘薄膜的击穿。这里，复触角比率表示由多晶硅栅电极面积计算出的触角比，接触触角比率表示由连接半导体元件和布线的通孔的面积计算出的触角比率，通路触角比率表示通过通孔连接半导体元件和布线的通孔的面积计算出的触角比率，布线触角比率表示由布线面积计算出的触角比率，等等。尤其是，布线触角比率是由通过加入从布线层的最低层到最上层的所有布线的面积计算出的。同样，通路触角比率是通过加入从最低层中的通孔到最上层中的通孔，用所有通孔的面积计算出的。结果，可以获得一个半导体器件，它的所有混合加载的半导体元件中的晶体管没有栅绝缘薄膜的可靠性退化，栅绝缘薄膜的特性退化，或者栅绝缘薄膜的击穿。
此外，在本发明中，当触角电极部分在具有厚度等于或小于预定厚度的绝缘栅薄膜的半导体元件和具有厚度大于预定厚度的绝缘栅薄膜的半导体元件之间是公用的时候，半导体器件根据具有厚度大于预定厚度的绝缘栅薄膜的半导体元件的触角标准而形成。这可以防止在符合通常触角标准的半导体元件由于在触角电极公用部分的放电而产生的栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化或者是栅绝缘薄膜的击穿。
此外，本发明可提供一种制造半导体器件的方法，该方法包括步骤依照第一触角标准制造具有厚度值大于设定厚度值的栅绝缘薄膜的半导体元件；依照比第一触角标准宽松的第二触角标准制造具有厚度值小于设定厚度值的栅绝缘薄膜的半导体元件。因为至少可以依照通用的第二触角标准来设计和制造出半导体器件的半导体元件的一部分，这使得提高设计和制造整个半导体器件的容易度成为可能。
另外，上述电荷充电是由等离子体等导致的而且正电荷在那里占主要地位。由于正电荷在栅电极部分电荷充电，在NMOS(N-沟道MOS)晶体管和PMOS(P-沟道MOS)晶体管之间产生栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化或栅绝缘薄膜的击穿的难易度不同。更特别地，在NMOS晶体管中，称为正空穴(hole)的正电荷出现在栅绝缘薄膜下。同样地，电子出现在PMOS晶体管中，因此负电荷出现在那里。由于这个原因，不同的电场分别通过栅绝缘薄膜应用于NMOS晶体管和PMOS晶体管，因此栅绝缘薄膜的可靠性退化，栅绝缘薄膜的特性的退化或栅绝缘薄膜的击穿在PMOS晶体管中变得明显。这样，对于NMOS晶体管和PMOS晶体管分别提供不同的触角标准，以使得用于NMOS晶体管的触角标准比PMOS晶体管更普通，这样进一步提高设计的自由度。
现在，尽管上述NMOS晶体管和PMOS晶体管主要在硅衬底形成，很容易假定用于半导体器件的衬底并不仅限N型硅衬底，P型硅衬底，SOI衬底，或等等。这个原因是由于NMOS晶体管和PMOS晶体管的导电性类型是由那些不依赖于衬底种类的注入材料决定的。
另外，由于电荷充电是因为正电荷放电，作为一种保护半导体元件的栅绝缘薄膜的方法，正电荷可通过连接的PN结型二极管被释放。更特别地，考虑到在连接第一部分金属布线部分期间，在P型扩散层连接二极管与连接到栅电极同时发生，从而允许通过PN结型二极管朝衬底那一侧释放正电荷。因此，PN结型二极管的连接使得放松触角标准以实现有较大触角比率的半导体设备的设计而不导致栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化或栅绝缘薄膜的击穿成为可能，但是，当为了防止电荷充电的二极管连接被实施时，连接多于需要的数量的二极管变成妨碍半导体器件按比例缩小的主要因素。这样，应当理解，需要形成每个都具有小的面积的二极管以阻止电荷充电。


本发明上述和其他的目的以及优点将通过参照下面的附图对优选实施例的描述而变得更清楚。
图1是说明根据本发明的半导体器件实施例的结构的平面图；图2是大体上沿图1中A-A线的扩大的横截面视图；图3(a)至图3(d)是显示图2中的半导体器件的制造过程部分步骤的横截面视图；
图4(a)至图4(b)分别是以栅绝缘薄膜的厚度作为参数，用于说明复触角的触角比率和合格品比率之间相关关系的图解表示，以及以复触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图5(a)至图5(b)分别为以栅绝缘薄膜的厚度作为参数，用于说明接触触角的触角比率和合格品比率之间相关关系的图解表示，以及以复触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图6(a)至图6(b)分别为以栅绝缘薄膜的厚度作为参数，用于说明通路触角的触角比率和合格品比率之间相关关系的图解表示，以及以复触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图7(a)至图7(b)分别为以栅绝缘薄膜的厚度作为参数，用于说明布线触角的触角比率和合格品比率之间相关关系的图解表示，以及以复触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图8(a)至图8(b)分别为在NMOS晶体管中，以栅绝缘薄膜的厚度作为参数，用于说明复触角的触角比率和合格品比率之间相关关系的图解表示，以及以复触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图9(a)至图9(b)分别为在NMOS晶体管中，以栅绝缘薄膜的厚度作为参数，用于说明接触触角的触角比率和合格品比率之间相关关系的图解表示，以及以接触触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图10(a)至图10(b)分别为在NMOS晶体管中，以栅绝缘薄膜的厚度作为参数，用于说明通路触角的触角比率和合格品比率之间相关关系的图解表示，以及以通路触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图11(a)至图11(b)分别为在NMOS晶体管中，以栅绝缘薄膜的厚度作为参数，用于说明布线触角的触角比率和合格品比率之间相关关系的图解表示，以及以布线触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图12(a)至图12(b)分别为在PMOS晶体管中，以栅绝缘薄膜的厚度作为参数，用于说明通路触角的触角比率和合格品比率之间相关关系的图解表示，以及以通路触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图13(a)至图13(b)分别为在PMOS晶体管中，以栅绝缘薄膜的厚度作为参数，用于说明布线触角的触角比率和合格品比率之间相关关系的图解表示，以及以布线触角的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示；图14是说明在其中形成了PN结型二极管的PMOS晶体管的一部分的横截面视图；图15(a)至图15(b)分别为在MOS晶体管中，以布线触角的尺寸和栅氧化物薄膜的厚度作为参数，用于说明二极管面积(二极管尺寸)和合格品比率之间相关关系的图解表示，以及以布线触角的触角的尺寸和栅氧化物薄膜的厚度作为参数，用于说明二极管面积和合格品比率之间相关关系的图解表示；图16是以已公布的触角比率作为参数，用于说明栅绝缘薄膜的厚度和合格品比率之间相关关系的图解表示。
具体实施例方式
图1为用图解法说明实例中芯片实施例的一个例子结构的平面图，其中本发明应用于包含作为元件的MOS晶体管的半导体器件。在此图中，内部电路2被安置在芯片的中心区域，该内部电路中形成了具有小栅极尺寸并且用来组成存储器电路，逻辑电路等的多个微小微小MOS晶体管。此外，外围电路3安置在芯片1上的外围区域，该外围电路3中形成了具有大栅极尺寸且构成I/O电路等的MOS晶体管。然后，如下所述，通过具有层结构的上层布线，为内部电路2的MOS晶体管和外围电路3完成所需要的电路连接。现在，外围电路也称作I/O元件，或在一些情况下称作I/O缓冲器，并且其安装方式不仅仅局限于图1中所示的外围部分。因此，在安置外围电路的时没有考虑半导体器件的实际安装状况。
图2为说明芯片1的大体上沿图1中A-A线的横截面视图。根据通常的形成方式，隔离绝缘薄膜102形成于硅衬底101的表面，从而内部电路2的微小微小MOS晶体管Qi通过隔离绝缘薄膜102与外围电路3上的MOS晶体管Qo隔离起来。MOS晶体管Qi和Qo均由二氧化硅薄膜制成并且形成于硅衬底101的表面之上的栅绝缘薄膜103组成；栅电极104由多晶硅组成且形成于栅绝缘薄膜103上；以及源/漏区域105，它通过向硅衬底101引入杂质得以形成。另外，上述的MOS晶体管Qi和Qo覆盖有第一夹层绝缘薄膜111，同时通过第一夹层绝缘薄膜111提供的接触插头121电连接到栅电极104和源/漏区域105上。进一步地在第一夹层绝缘薄膜111上形成第二夹层绝缘薄膜112，同时为了以电方式通过接触插头121连接到栅电极104和源/漏区域105，在第二夹层绝缘薄膜112上形成由包含作为主要成分的铝、金、银和铜等的金属所组成并且具有包含波纹结构的所需图形的第一上层布线131。另外，在第二层间绝缘薄膜112上形成第三层间绝缘薄膜113，并且通过第三层间绝缘薄膜113为了实现与第一上层布线131的连接所形成的第一通孔122，其中的第一上层布线131具有波纹结构并且通过第二夹层绝缘薄膜112形成。第四夹层绝缘薄膜114层压在第三夹层绝缘薄膜113上，同时形成具有波纹结构的第二上层布线132，从而能够以电方式连接到第一通孔122上，此通孔通过将以电方式连接到栅电极104或源/漏区域105上的第三夹层绝缘薄膜113形成。在此之上形成最上层绝缘薄膜115，同时形成连接到第二上层布线132上的铝板133，从而能够填充于通过最上层绝缘薄膜115所形成的开口(opening)。
参照制造此半导体器件的方法，如图3(a)所示的例子，在完成对硅衬底101表面进行选择性的氧化从而形成均由厚二氧化硅薄膜所组成的隔离绝缘薄膜102之后，由这些隔离绝缘薄膜102所划分的激活区域表面被氧化从而形成均由薄二氧化硅薄膜所制成的栅氧化薄膜103。接下来，在整个表面生成多晶硅薄膜之后，利用使用了光刻技术的等离子体蚀刻方法有选择性地将有关的多晶硅薄膜蚀刻掉。然后，在氧气或H2-N2环境气氛中完成等离子体处理过程之后，蚀刻之后的沉淀和光致抗蚀剂将会因为沾水而剥落从而形成电连接到栅电极等上的栅布线(未显示)。在栅电极104和栅布线形成的等离子体蚀刻过程中，在栅电极104中的电荷将充电。接下来，以自对准的方式利用栅电极104作为掩模向硅衬底101的激活区域中引入杂质，以形成源/漏区域105，从而制造MOS晶体管。
接下来，如图3(b)所示，在利用等离子体CVD方法在整个表面形成第一层间绝缘薄膜111之后，利用由热处理或CMP(化学和机械抛光)方法形成的再流动实现所要求的层化过程。之后，利用使用了光刻技术的等离子体蚀刻方法，在栅电极104和源/漏区域105之上形成接触插头，在此位置形成开口111a之后，同时在氧气或H2-Na环境气氛中完成等离子体处理过程从而去除光致抗蚀剂，完成湿法剥落。同样，在等离子体CVD过程中，在暴露出的栅电极104中的电荷充电，在随后的等离子体蚀刻中，从开口111a到栅电极104的电荷也将充电。接下来如图3(c)所示，利用等离子体CVD方法、反应溅射方法、PVD等方法形成金属薄膜，从而，具有足够的厚度来填充接触插头的开口111a，然后利用从表面边上的蚀刻或CMP方法在开口111a中仅存留金属薄膜从而形成接触插头121。在蚀刻或CMP过程中，接触插头121中的电荷充电传输到栅电极104中，然后在这里继续充电。
接下来，如图3(d)所示，利用CVD方法形成第二层间绝缘薄膜112之后，在利用使用了光刻技术的等离子体蚀刻方法所形成第一上层布线的位置形成开口。然后，在氧气或H2-N2环境气氛中进行等离子体处理以去除光致抗蚀剂，实现湿法剥落。此时，通过接触插头121栅电极104中的电荷也将充电。然后，与形成接触插头121的过程相似地，形成金属薄膜从而具有足够厚度来填充开口，接着，通过实现从表面边上进行地蚀刻等过程仅在通道中存留，以形成第一上层布线。虽然此过程是利用通常的沟槽布线形成技术来完成的，但是也可以利用使用了RIE方法的布线处理等方法来实现。以下如图2所示，也将相应地形成第三层间绝缘薄膜113、第一通孔122、第四层间绝缘薄膜114和第二上层布线132。而且，在形成最上层间绝缘薄膜115后，同时通过在暴露位置的第二上层布线132形成开口之后，在整个表面形成铝薄膜。然后，有选择地将铝薄膜蚀刻以形成铝垫133。注意到虽然在图2、图3(a)和图3(d)中没有提到，但都将假设在内部电路2和外围电路3中分别形成PMOS晶体管和NMOS晶体管。可以了解到，为了形成这些MOS晶体管，在分别形成源/漏区域的区域中引入具有不同导电类型的杂质到硅衬底中。
以上述方式所制造的如图2所示的半导体器件中，在栅绝缘薄膜103上形成栅电极104时的等离子体蚀刻过程，形成第一层间绝缘薄膜111的等离子体CVD过程，形成接触插头121的等离子体CVD方法或反应溅射方法，PCD方法以及等离子体蚀刻等方法将被使用，这些过程或之后，在第一通孔122、第一上层布线131、铝垫133的形成过程中，也将进行不同类型的等离子体处理。因而，在栅电极、通孔和上层布线中产生电荷的充电，所有这些在操作这些过程的时候均处于裸露状态。此外，在湿法蚀刻、CMP、清理等湿处理过程中，在一些情况下也会产生电荷的充电。基于这个原因，正如我们先前已经提到的，存在一种可能那就是栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化或者是栅绝缘薄膜的击穿在单个过程中是可能发生的。
然后，在本发明的实施例中，在内部电路2的每个微小微小MOS晶体管Qi中，栅电极104的栅长和栅宽较之外围电路3的每个MOS晶体管Qo栅电极的栅长和栅宽都按比例缩小，并且较之后者，前者的栅绝缘薄膜厚度值也有所降低。在本发明的实施例中，内部电路的每个微小MOS晶体管Qi的栅绝缘薄膜103厚度值等于或小于2.6nm，而外围电路的每个MOS晶体管的栅绝缘薄膜103其厚度值大于2.6nm，通常处于约2.6到7.0左右的范围内。
此外，触角比率(A/R)是内部电路2的微小MOS晶体管Qi的栅电极104，以及以电方式连接到栅电极104的复触角，接触触角，通路触角和布线触角的单个表面的面积比上栅绝缘薄膜103的面积(此种情形下所示的表面面积表示所有以电方式连接到一定的栅电极104上的多晶硅触角的表面面积，所有布线触角的表面面积，所有通路触角的表面面积，所有布线触角的表面面积。然后，如果图2作为一个例子，复触角面积表示多晶硅面积而不是在分散层上的一部分(即在隔离区域上的一部分)，同时布线面积表示以电连接到同样栅电极上的第一上层布线131和第二上层布线132的表面面积的总和值。此种情况也适用于多层的情况，并且通路触角也与布线触角相似)，复触角比率设定在100到无穷的范围内，接触触角比率设定在10到无穷的范围内，通路触角比率设定在20到无穷的范围内，布线触角比率设定在5000到无穷的范围之内。从而，触角规格非常宽松没有限制。另一方面，参照栅电极103，接触插头121，第一通孔122，第一和第二上层布线131和132，以及到栅绝缘薄膜103的外围电路3上MOS晶体管Qo上的铝垫133，复触角比率设定为等于或小于100，接触触角比率设定为等于或小于10，通路触角比率等于或小于20，以及布线触角设定为等于或小于5000。因而，与前者相比较，触角的规格的设定更严格。
结果，在设计外围电路3时，由于参照触角比率，复触角比率等于或小于100，接触触角比率等于或小于10，通路触角比率等于或小于20，布线触角设定为等于或小于5000，本发明中半导体器件的外围电路3类似于传统的半导体器件受到触角规格的限制。然而，在设计内部电路2时，参照触角比率，复触角比率大于100，接触触角比率大于10，通路触角比率大于20，布线触角比率大于5000。这样，由于这些触角比率在很大程度上是无限的，从而外围电路3的触角标准要宽松，内部电路2设计的自由度提高了。因而，由于无须如同先前的技术，进行设计偏差校正，这些校正如对于在设计初始阶段违反触角标准的位置将上层布线分布变为上层或下层的改变，设计变得简单。尤其是，在优先完成严格设定触角标准的外围电路设计之后，完成设定较宽松触角标准的内部电路的设计，这会导致有准备地实现设计于外围电路地触角标准相符合，同时内部电路地触角标准也可事先实现。这样的优点在于，可以防止在外围电路MOS晶体管中栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化，或栅绝缘薄膜的击穿，同时限止所制造半导体器件内部电路来提高相应的合格品比率，同时可以在半导体器件中提高集成化，提高速度等。
图4(a)到7(b)分别为说明通过本发明所使用测量手段获得的数据的图解表示，即通过测量半导体器件中的合格品比率获得的数据，为此设备以参照复触角，接触触角，通路触角和布线触角的方式实现电路设计和制造，对具有不同栅绝缘薄膜厚度值的MOS晶体管获取不同的触角比率。在这种情况下，当出现复触角、接触触角、通路触角合布线触角的触角比率参照MOS晶体管具有厚度为1.6nm、1.9nm、2.6nm、3.5nm和5.0nm的栅绝缘薄膜时分别产生变化。此例中的合格品比率表示每个MOS晶体管的比率，其栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化，或者是栅绝缘薄膜的击穿没有发生。因为栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化，或者是栅绝缘薄膜的击穿，当设定好的电压应用于栅电极时，须在栅漏电流测量的基础上进行判断。从图4(a)，5(a)，6(a)和7(a)中可以了解到，当栅绝缘薄膜的厚度等于或小于2.6nm时，可以获得几乎100％的合格品比率，而无须考虑其触角比率。同样也可以了解到当栅绝缘薄膜的厚度大于2.6nm时，相应的合格品比率随着触角比率的提高而降低。并且，从图4(b)，5(b)，6(b)和7(b)中可以了解到，即使栅绝缘薄膜厚度设定为5.0nm时，以这种方式进行设计复触角比率等于或低于100的，接触比率等于或小于10，通路触角比率等于或小于20，布线触角比率等于或小于5000，从而能够获得几乎100％的合格品比率。从前面可以了解到，变薄栅绝缘薄膜使得即使在单个触角比率提高时也可以提高合格品比率，而对单个触角比率的限制使得即使当加厚栅绝缘薄膜时也可以提高相应的比率。
另外，图8(a)到11(b)分别为说明通过本发明所产生的测量方法获得的数据的图解表示，即对于NMOS晶体管的电路设计和制造，通过测量半导体器件中的合格品比率获得的数据，对具有不同栅绝缘薄膜厚度的NMOS晶体管得到不同的触角比率。在此情况下，对于具有厚度为1.6nm、1.9nm、2.6nm、3.5nm和5.0nm的栅绝缘薄膜的MOS晶体管，测量触角比率与先前情况类似地分别产生变化。此情况下的合格品比率表示每一个NMOS晶体管比率，其中的栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化，或者是栅绝缘薄膜的击穿没有产生出来。由于栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化，或者是栅绝缘薄膜的击穿，当设定好的电压应用于栅电极时，根据栅漏电流测量的基础上进行判断。从图8(a)，9(a)，10(a)和11(a)中，可以了解到无须考虑栅绝缘薄膜厚度和触角比率就可以获得100％的合格品比率值。并且，从图8(b)，9(b)，10(b)和11(b)中可以了解到无须考虑栅绝缘薄膜厚度就可以获得大约100％的合格品比率值。
从此结果可以判断出，当栅绝缘薄膜厚度设定为等于和小于2.6nm时，电荷的隧道效应变得很明显，因而导致在触角电极中充电的电荷流入半导体衬底，同时由于放电而没有使栅绝缘薄膜击穿。另一方面，当栅绝缘薄膜厚度值高于2.6nm时，电荷的隧道效应变得不足。因而，很容易由触角电极中充电的电荷产生栅绝缘薄膜的放电击穿，因此需要限制触角比率。
因而，为了确保如上述实例中的合格品比率接近于100％，内部电路的每个微小MOS晶体管的栅绝缘薄膜厚度设定为等于或小于2.6nm，以这种方式，触角标准将会很宽松，其中复触角比率变为250，接触触角比率变为25，通路触角比率变为50，布线触角比率变为15，000。此外，由于外围电路的每个MOS晶体管的栅绝缘薄膜厚度设定为大约5.0nm，触角标准必须设定为复触角比率变为等于或小于100，接触触角比率等于或小于10，通路触角比率变为等于或小于20，以及布线触角比率变为等于或小于5,000。
注意如果栅绝缘薄膜厚度变薄，那么可以进一步提高触角比率。例如，当厚度为1.9nm或1.6nm时，可以认为即使当触角比率提高到等于或大于20,000，或进一步无限大时，合格品比率将接近100％。
然而，存在变薄栅绝缘薄膜之后会提高栅漏电流的可能性，这在电力消耗方面尤其不利，想要的栅绝缘薄膜厚度值为对应于应用于栅电极的电压值的理想值。
图12(a)、12(b)、13(a)和13(b)分别为说明通过本发明所产生的测量方法获得数据的图解表示，即通过测量半导体中的合格品比率获得的数据，来参照PMOS晶体管的方式实现电路设计和制造，对于不同栅绝缘薄膜厚度具有不同的触角比率。在此情况下，当二极管连接到具有厚度为1.6nm、1.9nm、2.6nm、3.5nm和5.0nm的栅绝缘薄膜的PMOS晶体管时，进行合格品比率的测量，其测量触角比率与先前情况类似地分别产生变化。此情况下的合格品比率表示每一个PMOS晶体管的比率，其中的栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化，或者是栅绝缘薄膜的击穿没有产生出来。当设定好的电压应用于栅电极时，栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化，或者是栅绝缘薄膜的击穿须在栅漏电流测量的基础上进行判断。从图12(a)和13(a)可以了解到，当栅绝缘薄膜厚度为等于或小于2.6nm时，能够得到大约100％的合格品比率而与触角比率无关。并且，从图12(b)和13(b)中可以了解到，即使当栅绝缘薄膜厚度设定为5.0nm时，通过设计PMOS晶体管可获得接近100％的合格品比率，其中通路触角比率变为等于和小于40，以及布线触角比率变为等于或小于16,000。
这样，由图10(a)、10(b)、11(a)和11(b)中的NMOS晶体管和图12(a)、12(b)、13(a)和13(b)中的PMOS晶体管的比较结果可以了解到，在判断触角电极连接到晶体管是否为NMOS晶体管或PMOS晶体管，如判断出相关的晶体管为NMOS晶体管，标准就可以进一步放宽。注意NMOS晶体管和PMOS晶体管之间电荷充电的不同之处正如我们先前所述。
图14为说明PMOS晶体管结构的横截面视图，其中对于PMOS晶体管连接有一个二极管。在图中，通过与隔离绝缘薄膜102的划分，在N型硅衬底或N型阱阱区域(well region)101内形成P型源/漏区域105，同时在其上形成栅绝缘薄膜103和栅电极104。并且，在源/漏区域105形成的同时，在通过隔离绝缘薄膜102所获得的其它区域中形成P型区域105P，从而在P型区域105P和N型硅衬底或N型阱区域101之间形成PN结类型二极管D。然后，通过第一层间绝缘薄膜111形成接触插头121，从而可以分别地电连接到栅电极104或P型区域105P上。同时这些接触插头121通过第一上层布线131实现互相连接。结果是，在形成第一布线131的过程中间过程以及之后，触角中充电的正电荷可从接触插头121释放到P型区域105，或N型硅衬底或N型阱区域101，即通过二极管D到达衬底一侧。这里，在此特定情况下，二极管D区域可以定义为接触插头121正下方的扩散层的平面区域。注意有二极管连接产生的效果对于通路触角和布线触角都是可以的，不过不可以用于复触角和接触触角，原因在于只要是当二极管没有连接时，到P型区域105P和当前与源/漏区域105同时形成的接触插头121或在不同过程中的连接没有完成，效果就不能够显现出来，并且，虽然这里省略了图解说明，它也可以应用于NMOS晶体管。
图15(a)和15(b)分别为说明依赖于二极管区域的布线触角和通路触角合格品比率的图解表示。从这可以了解到即使随着触角比率的变小合格品比率进一步提高，并且如果二极管区域，即接触插头121正下方的扩散层的平面区域设定为等于或大于0.4m，单个合格品比率然后可以达到接近100％的水平。在此方式下可以了解到二极管连接使得除复触角比率和接触触角比率之外的各种触角比率设计上限变大，从而触角连接使得触角标准放宽。
并且，在上述实例情况下，当设计通常连接到内部电路2和外围电路3上的上面布线部分时，很重要的一点是通常所连接的上面布线部分必须服从于为外围电路所定的通常触角标准，原因是存在一种可能，那就是在这些上层布线部分中的充电电荷会被输送到内部电路和外围电路MOS晶体管的栅电极上，从而特别地使服从于通常的触角标准的外围电路的MOS晶体管栅绝缘薄膜击穿。
这里，虽然在先前提到的实例中已经给出了参照混合地加载有内部电路和外围电路的半导体器件的描述，但本发明不想被仅仅局限于具有这种电路结构的半导体器件。也就是说，只要是在同一个的半导体器件上形成具有不同厚度的栅绝缘薄膜的两个MOS晶体管，本发明可以类似地应用于任何地半导体器件。因而，即使在同一个内部电路中出现具有不同厚度地栅绝缘薄膜的MOS晶体管的情况下，可分别独立地对MOS晶体管设定触角标准。
此外，本发明不仅仅局限于包含两个具有不同厚度的栅绝缘薄膜的MOS晶体管，因而即使对于包含两个或更多个具有不同厚度的栅绝缘薄膜的MOS晶体管的半导体器件，为了完成设计，可以设定与MOS晶体管栅绝缘薄膜厚度值相对应的触角标准。这将可以阻止MOS晶体管中栅绝缘薄膜可靠性的退化，栅绝缘薄膜特性的退化或栅绝缘薄膜的击穿。对于MOS晶体管来讲，要求限制触角比率到较小数值，然而同时提高设计以变大触角比率的方式设计的MOS晶体管的设计自由度，可以有准备地完成整个半导体器件的设计，同时也可以提高合格品比率值。
此外，即使在上述的实例中已经给出的例子中包含具有二氧化硅薄膜组成的栅绝缘薄膜的MOS晶体管，具有由氮化硅薄膜所组成的栅绝缘薄膜的MOS晶体管，具有由二氧化硅薄膜和氮化硅薄膜的多层所组成的栅绝缘薄膜的MOS晶体管，或者是具有由Ta2O5绝缘薄膜、HfO2绝缘薄膜所组成的栅绝缘薄膜的MOS晶体管等上面没有提到的绝缘薄膜也是可以的，因而本发明不仅仅局限于使用上述各种绝缘薄膜。对于具有任何一种绝缘薄膜而不是二氧化硅薄膜作为栅绝缘薄膜的每个MOS晶体管，测量能够使每个绝缘薄膜中的隧道效应明显的厚度值，每个具有厚度值等于或小于相关厚度的MOS晶体管的触角标准将放宽，从而能够提高包含着相关MOS晶体管的半导体器件的设计自由度，从而使得设计很容易地实现。
另外，在本发明的半导体器件中，可以了解到这里所使用的衬底不仅局限于P型硅衬底、N型硅衬底、SOI衬底等，同时这里所使用的隔离方法也不仅局限于LOCOS结构、STI结构等。再者可以了解到作为栅电极所使用的材料，也可以使用铝、多晶硅、硅锗等。
如前面所述，对于本发明包括具有不同厚度值的栅绝缘薄膜的多个半导体元件的半导体器件，以这样的方式为半导体元件设定不同的触角标准具有厚度值等于或小于设定值的栅绝缘薄膜的半导体元件的触角标准比具有厚度值大于设定值的栅绝缘薄膜的半导体元件的触角标准更宽松。特别是具有等于或小于能够产生电荷的隧道效应的厚度值的栅绝缘薄膜的半导体元件的触角标准比具有厚度值大于此厚度值的栅绝缘薄膜的半导体元件的触角标准更宽松。从而可以提高相关半导体元件的触角比率来放宽设计标准，以至于提高半导体器件设计和制造的自由度。此外，根据本发明，为NMOS半导体元件和PMOS半导体元件分别设置不同的触角标准，同时为有二极管连接的半导体元件和没有二极管连接的半导体元件分别设置不同的触角标准，这样就可类似地提高半导体器件设计和制造的自由度。
此外，根据本发明的制造半导体器件的方法还包括步骤依照第一触角标准制造具有厚度值大于设定厚度值的栅绝缘薄膜的半导体元件；依照比第一触角标准宽松的第二触角标准制造具有厚度值小于设定厚度值的栅绝缘薄膜的半导体元件。从而，至少可以依照较大的第二触角标准来设计和制造出半导体器件的半导体元件的一部分，这使得提高设计和制造整个半导体器件的自由度成为可能，同时也可以制造具有较高合格品比率的半导体器件。此外，可以依照不同的触角标准分别设计和制造NMOS半导体元件和PMOS半导体元件，同时可以依照不同的触角标准分别设计和制造有二极管连接的半导体元件和没有二极管连接的半导体元件，而且能够产生相同的效果。
虽然参照优选实施例和及其特定变化给出并描述了本发明，但是可以了解到在没有背离本发明范畴和精神的情况下，对于对本领域的技术人员来说，也可产生各类修改和其它变化。因此，本发明的保护范围仅仅由所附权利要求来确定。
权利要求
1.一种用于设计半导体器件的方法，该半导体器件包括多个具有不同厚度的栅绝缘薄膜的半导体元件，其中，将不同的触角标准分别应用于该多个半导体元件。
2.如权利要求1所述的方法，其中，用于具有厚度等于或小于预定厚度的栅绝缘薄膜的第一半导体元件的第一触角标准比用于具有厚度大于预定厚度的栅绝缘薄膜的第二半导体元件的第二触角标准更宽松。
3.如权利要求2所述的方法，其中，所述预定的厚度允许电荷隧道效应发生。
4.如权利要求3所述的方法，其中，所述栅绝缘薄膜由硅氧化物薄膜制成；以及所述的预定厚度是大约2.6nm。
5.如权利要求3所述的方法，其中，所述第二触角标准是复触角比率等于或小于100，接触触角比率等于或小于10，通路触角比率等于或小于20，以及布线触角比率等于或小于5000。
6.如权利要求5所述的方法，其中，通常使用在所述第一和第二半导体元件中的触角电极依照所述第二触角标准形成。
7.一种在半导体芯片上形成半导体器件的方法，包括形成具有第一触角标准的第一厚度的第一MOS晶体管；以及形成具有第二触角标准的第二MOS晶体管，该第二MOS晶体管具有比所述第一厚度更厚的第二厚度，与第一触角标准相比第二触角标准更宽松。
8.如权利要求7所述的方法，其中，所述第一厚度是允许隧道电流穿过的厚度，以及所述的第二厚度是不允许隧道电流穿过的厚度。
9.如权利要求8所述的方法，其中，所述第一MOS晶体管形成在内部电路中，所述的第二MOS晶体管形成在外围电路中。
10.如权利要求7所述的方法，其中，所述第一MOS晶体管是NMOS晶体管，所述第二MOS晶体管是PMOS晶体管。
11.如权利要求9所述的方法，其中，所述第一厚度等于或小于2.6nm，以及所述第二厚度大于2.6nm。
12.如权利要求7所述的方法，其中，所述第一MOS晶体管在其栅极和衬底之间连接有二极管，以及所述第二MOS晶体管在其栅极和衬底之间没有连接二极管。
13.如权利要求8所述的方法，其中，所述第一标准是复触角比率大于第一值，以及所述第二标准是复触角比率等于或小于第一值。
14.如权利要求8所述的方法，其中，所述第一标准是接触触角比率大于第一值，所述第二标准是接触触角比率等于或小于第一值。
15.如权利要求8所述的方法，其中，所述第一标准是通路触角比率大于第一值，所述第二标准是通路触角比率等于或小于第一值。
16.如权利要求8所述的方法，其中，所述第一标准是布线触角比率大于第一值，所述第二标准是布线触角比率等于或小于第一值。
17.一种在半导体芯片上形成半导体器件的方法，包括；形成第一触角标准的第一MOS晶体管，所述晶体管具有允许隧道电流通过的第一栅绝缘薄膜；以及形成不同于所述第一触角标准的第二触角标准的第二MOS晶体管，所述晶体管具有不允许隧道电流通过的第二栅绝缘薄膜。
18.如权利要求17所述的方法，其中，所述第一触角标准与第二触角标准相比更宽松。
19.如权利要求18所述的方法，其中，所述第一触角标准是复触角比率大于第一值，接触触角比率大于第二值，通路触角比率大于第三值，以及布线触角比率大于第四值；所述第二触角标准是复触角比率等于或小于第一值，接触触角比率等于或小于第二值，通路触角比率等于或小于第三值，以及布线触角比率等于或小于第四值。
全文摘要
在包括具有多个有不同厚度的栅绝缘薄膜的MOS晶体管的混合加载(mixed－loaded)型半导体器件中，用于具有栅绝缘薄膜厚度等于或小于预定厚度的MOS晶体管的触角标准比用于具有栅绝缘薄膜厚度大于预定厚度的MOS晶体管的触角标准要更宽松。特别是，用于具有栅绝缘薄膜厚度等于或小于2.6nm的MOS晶体管的触角标准比用于具有栅绝缘薄膜厚度大于2.6nm的MOS晶体管的触角标准要更宽松。
文档编号G06F17/50GK1494124SQ0215171
公开日2004年5月5日 申请日期2002年12月31日 优先权日2002年10月30日
发明者民田浩靖 申请人:恩益禧电子股份有限公司