专利名称：用于计算机与智能接口通讯的装置的制作方法
技术领域：
本实用新型涉及一种计算机与其外围的智能接口使用的装置，该装置在智能接口端CPU中特定的程序支持下可实现数据的共亨和高速通讯。
背景技术：
目前，公知的微型计算机通过智能接口与外围设备，特别是上位计算机与下位计算机间，进行数据通讯时，其公用缓冲区数据的更改只能由一方计算机的CPU控制，其控制器为保证一方写入时另一方不能同时进行读取而需要附加很复杂的电路，而且这一技术使计算机与各终端的数据交换速度变慢，导致高性能的CPU、存储器与低性能传输系统之间的矛盾。为解决这一问题，《电子技术应用》杂志在2002年第1期的44页中以题为″基于多种微处理器的工业控制系统共用存储体的研究与实现″的文章中公开了一种计算机共用存储器读取控制器，该控制器的基本思想是将下位机系统作为上位机系统的功能扩展板，在具体实现时是在下位机与上位机间各设一存储器，并在各存储器与其两端的CPU间分别设置一组地址锁存器和数据寄存器，各地址锁存器与数据寄存器与存储器间以总线方式连接，且两端各组地址锁存器和数据寄存器间设置一非门。这种结构使存储器两端的CPU可以同时进行数据的通讯，大大提高了数据通讯的速度和效率。尽管如此，该装置还是过于复杂，由于需要在每个下位机与上位机间需要设置一存储器，不仅使资源无法真正共享，而且整个装置的成本也较高，还会影响其通讯的速度，而且也没有真正彻底解决两边CPU对同一存储体存取时出现的竞争冲突问题。另外这种相对较为复杂的电路其工作故障也会较多。
发明内容
本实用新型提供一种装置，该装置在计算机程序的支持下可实现计算机与智能接口通讯的控制。本实用新型的装置具有更为简单的结构，能克服现有技术的不足，能实现冲突申请的仲裁，使资源共享，提高数据通讯的速度。
本实用新型是采用两个与非门组合实现其目的，其中各与非门的一个输入端与另一与非门的输出端相连接，各与非门的另一输入端分别为智能接口两端CPU的申请信号输入端，而各与非门的输出端分别为智能接口两端CPU的申请结果输入端。
本实用新型极为简单实用，而且使用效果非常好。采用本实用新型后可用一共用存储器满足智能接口两端CPU对数据的共亨和通讯，其成本较现有技术有较大幅度的降低，并能大大提高数据通讯的速度，有效地解决了共享存取时出现的竞争冲突问题。
图1为本实用新型的装置组成示意图，附图2为本实用新型的一个实施例的原理图。
具体实施方式
本实用新型的结构非常的简单，从图1中可以看出，本实用新型3是由两个与非门电路1与2构成，其中与非门1和与非门2的各一个输入端I1和I2分别接智能接口两端的申请信号输入端，而各与非门的另一个输入端I1’和I2’则与另一个与非门的输出端相连。
关于本实用新型的应用，以下提供由附图2给出的一个具体应用的实施例说明在附图2提供的智能接口是由单片机4，地址锁存器5和7，共享RAM6，数据锁存器8、9和10，以及逻辑门电路11构成，各电路间以地址总线AB、数据总线DB和命令信号线连接，智能接口与上位机通过ISA接口或者PCI接口相连。本实用新型的I1与O1端分别与数据锁存器9和10相连，而O2和I2端则与单片机4相连。
应用本实用新型时，为了充分利用双向共享存储器的存储空间，双向共享存储器内部数据结构被分成两个动态的堆栈结构，其一是上行数据堆栈，另一个是下行数据堆栈，两个堆栈的栈尾地址指针可以分别设定位于共享存储器的两端，以便于充分利用数据区域，比如当上行堆栈长度短时，则下行堆栈长度可以更长，反之亦然，只要保证堆栈1和堆栈2的栈顶地址指针不交叉即可。
当然上行和下行两个数据组，也可以设计成先进先出队列形式，逻辑上将双向共享存储器的存储空间分成两个区域，上行队列和下行队列各自根据实际情况在各自区域内动态变化。这种情况下，每个队列需要2个地址单元分别标识队列头地址指针和队列尾地址指针，比如上行队列使用符号UP_HEAD和UP_TAIL分别表示队列头地址指针和队列尾地址指针，下行队列使用符号DW_HEAD和DW_TAIL分别标识队列头地址指针和队列尾地址指针，则对于共享存储器的存储空间的存取控制有下列部分关键程序描述过程。
PC机方初始化开机；复位智能通讯卡上的51系列单片机；初始化共享存储器的上行和下行队列头指针和尾指针；通过上行队列读取数据置I1高电平(I1＝1)；读取O1，判断O1＝1？O1为低电平，则等待，直到O1＝1；队列是否空？即判断(UP_HEAD＝UP_TAIL)，队列空则返回数据空状态，退出该子程序；如果队列有数据，则GET(UP_TAIL)，并UP_TAIL＝UP_TAIL-数据片长度；置I1低电平(I1＝0)，返回成功标识；(进行数据处理)通过下行队列下发指令或数据置I1高电平(I1＝1)；读取O1，判断O1＝1？O1为低电平，则等待，直到O1＝1；队列是否溢出？即判断(DW_HEAD+数据片长度)是否超界或与DW_TAIL交叉；如果队列数据满，则返回主程序数据满状态，并退出该子程序；队列数据不满，则将该数据片(组)OUTPUT(DW_HEAD)，并DW_HEAD＝DW_HEAD+数据片长度；
置I1低电平(I1＝0)，返回成功标识；单片机方通过下行队列读取指令或数据置I2高电平(I2＝1)；读取O2，判断O2＝1 ？O2为低电平，则等待，直到O2＝1；队列空否？即判断(DW_HEAD＝DW_TAIL)，队列空则返回数据空状态，并退出该子程序；队列有数据，则GET(DW_TAIL)，并DW_TAIL＝DW_TAIL-数据片长度；置I2低电平(I2＝0)，返回成功标识；(进行数据处理)通过上行队列上传数据置I2高电平(I2＝1)；读取O2，判断O2＝1？O2为低电平，则等待，直到O2＝1；队列是否溢出？即判断(UP_HEAD+数据片长度)是否超界或与UP_TAIL交叉；如果队列数据满，则返回数据满状态，并退出该子程序；队列数据不满，则将该数据片(组)OUTPUT(UP_HEAD)，并UP_HEAD＝UP_HEAD+数据片长度；置I2低电平(I2＝0)，返回成功标识；本实用新型结合程序控制，有效解决了双边CPU对于共享存储体同时存取时出现的竞争冲突问题，大大提高了双边CPU的运行效率，保证了数据高速传输中的可靠性。
由以上所述可知，本实用新型实质上是防冲突申请的仲裁实施装置。双边CPU申请使用时，该装置仲裁结果只有以下3种可能情况1、先申请者先使用，后申请者无效；2、一方CPU在使用过程之中，另一方CPU申请无效；3、双边CPU同时申请时，只有一方CPU有效。
权利要求1.用于计算机与智能接口通讯的装置，其特征是采用两个与非门组合，其中各与非门的一个输入端与另一与非门的输出端相连接，各与非门的另一输入端分别为智能接口两端CPU的申请信号输入端，而各与非门的输出端分别为智能接口两端CPU的申请结果输入端。
专利摘要本实用新型公开一种计算机与其外围的智能接口使用的装置，该装置在智能接口端CPU中特定的程序支持下可实现数据的共享和高速通讯。本实用新型是采用两个与非门组合，其中各与非门的一个输入端与另一与非门的输出端相连接，各与非门的另一输入端分别为智能接口两端CPU的申请信号输入端，而各与非门的输出端分别为智能接口两端CPU的申请结果输入端。本实用新型在软件的支持下可实现防冲突申请的仲裁。
文档编号G06F15/17GK2610409SQ0321875
公开日2004年4月7日 申请日期2003年4月4日 优先权日2003年4月4日
发明者郭明超, 崔中庆, 郑君, 陈士成, 饶增仁 申请人:兰州兰大小精灵新技术有限责任公司