专利名称：外围设备互连总线除错装置及方法
技术领域：
本发明是关于一种除错装置及方法，尤指一种外围设备互连(PCI)总线的除错装置及方法。
背景技术：
图1所示的是在2003年2月25日公告的US Pat No.6526525专利中揭露的计算机系统使用PCI的一种硬件架构图。中央处理器10经由主桥接器(host bridge)12耦接到PCI总线14。PCI总线14则可以耦接多个PCI相容的周边设备的主控器(master)，其可以为如图所示的图形适配器13a，扩展总线桥接器13b与小型计算机系统主总线适配器(SCSI hostbus adapter)13c等等。每一主控器均可以送出请求信号(request，RST)请求适用PCI总线14，而主桥接器12中的仲裁器(arbiter)则可送出同意信号(grant，GNT)给主控器，同意其使用PCI总线14。
PCI相容装置(如主控器或晶片集chipset中的北桥)之间的数据传送主要由下列的控制信号所控制。周期帧(cycle frame，FRAME)由起始器(其可以使主控器或北桥)所送出，用以指示一存取操作的开始与持续期间。FRAME信号送出时，表示通过PCI总线的数据交易开始进行。此时，地址线AD便会在地址周期期间送出有效地址(validaddress)，同时会在命令字节致能信号(command/byte enable，C/BE[3:0])线送出有效的总线命令(满足PCI规格)，用以对目标装置指出起始器所要求的数据交易形态，其中命令字节致能信号线以4位编码构成16种不同的命令，其在PCI规格中有详细定义。紧接所送出的有效地址后，地址线AD便送出要传送的数据，此期间成为数据周期，同时于C/BE线送出字节致能信号，藉以传送数据。当FRAME信号停止送出，就表示交易状态为最后一笔数据传送，或是已经完成数据传送。起始器备妥信号(initiator ready，IRDY)与目标备妥信号(target ready，TRDY)两者配合使用，用以分别指示起始装置与目标装置已经备妥而可以进行数据传送。在一读取动作进行时，IRDY信号表示起始器准备好接收数据；而在进行一写入操作时，TRDY信号表示目标装置准备好接收数据。停止信号(stop，STOP)，用以指示目标装置要求起始器停止目前的数据交易行为。
图2是在2003年2月25日公告的US Pat No.6526525专利中揭露的PCI在进行读取操作时各种控制信号的一时序图。以PCI总线进行并完成数据转移的期间称为一总线交易周期(bus transaction)20，其包括一地址周期(address phase)22与多个数据周期(data phase)，如24a，24b与24c。每一个数据周期24a/b/c又分别分为等待周期(wait cycle)26a/b/c与资料转移周期(data transfer cycle)28a/b/c。参照第2图的时序图，以一读取操作简单说明PCI总线上的操作以及第一图所述的PCI规格控制信号的作用。
在周期T1时，起始器送出FRAME信号，表示一数据转移将开始进行，并在AD线送出开始地址(start address)，用以指定一目标装置，同时于C/BE线送出一读取命令。紧接着送出的读取命令，C/BE线会送出字节致能信号，此字节致能信号在整个数据周期期间(包括24a，24b与24c)会一直持续送出。在周期T2时，起始器送出备妥信号IRDY，表示可以开始收送数据，然此时目标装置并未能备妥，此时期为数据周期24a的等待周期26a，即起始器等待目标装置将资料备妥。在周期T3时，目标装置已经被妥并且送出备妥信号TRDY，因此在IRDY与TRDY信号均送出的数据转移周期28a期间，起始器从目标装置读取数据。目标装置在周期T4结束送出TRDY信号，以表示结束数据传送，并且开始准备第二笔数据，此时为数据周期24b的等待周期26b。在周期T5时，TRDY再度送出，表示数据已经备妥，并在IRDY与TRDY信号均送出的数据转移周期28b期间，起始器从目标装置读取数据。当起始器来不及读取数据时，起始器与周期T6结束送出IRDY信号，此时因为TRDY信号仍送出，所以此等待周期26c由起始器所发送。等起始器备妥后，于周期T7再送出IRDY信号，此时在IRDY与TRDY信号均送出的数据转移周期28c期间，起始器从目标装置读取数据。至此，完成一读取操作。
对于一计算机系统，在接通电源后利用主板中BIOS的自我检查程序即上电自检(Power On Self Test)对系统内的设备进行检测。当设备出现故障或系统无法正常运作时，一般通过传统的除错卡来解决。在传统的除错卡上，设有显示器以及驱动信号呈高低电压的线路，以适时地暂停系统的运作。透过除错卡上的显示器，显示出总线上的资料内容，从而顺序地检测出计算机系统的问题所在。然而该传统的除错卡均应用在工业标准结构总线(Industry Standard Architecture BUS)上，通过一用来结束ISA总线周期的IOCHRDY信号强迫维持在低电平，以达到延长该总线周期的目的，从而将总线上的信号内容显示在显示器上进行检视。
但现今ISA总线将逐渐被PCI总线所取代，从而导致传统的ISA总线除错卡无从适用。而且目前在市面上出现的PCI显示卡并没有中断功能，仍必须借助ISA总线周期的IOCHRDY信号来实现。如果碰到没有ISA总线插槽的主板则无法进行除错维修，因此，研发应用于PCI总线上的除错卡成了必然趋势。
所以，针对越来越广泛应用的PCI总线，以及满足用户即时检视、诊断系统设备的要求，需要提供一种PCI总线除错装置及方法，使得总线周期期间锁存的地址、数据等信号状态得以一直显示于显示器上，从而为系统设备除错提供依据。
发明内容本发明的主要目的在于提供一种外围设备互连(PCI)总线除错装置，使得总线周期期间锁存的地址、数据等信号状态得以一直显示于显示器上，从而为系统设备除错提供依据。该装置包括一地址/数据锁存&译码电路、一地址/数据译码电路、一单步运行电路及一系统资料显示电路。地址/数据锁存及译码电路，用于锁存在PCI总线周期内上电自检产生的二进制地址及数据，并将该二进制地址及数据进行译码。单步运行控制电路，用于在PCI总线周期内产生单步运行控制信号控制单步运行状态的变换以及地址/数据锁存及译码电路的执行，使得译码后的地址及数据处于显示并保持状态。系统资料显示电路，用于将来自地址/数据锁存及译码电路的地址及数据进行显示。
本发明还提供一种外围设备互连(PCI)总线除错方法，该方法包括以下步骤(a)将PCI总线控制信号Frame#维持在低电平；(b)产生一第一、第二低电平单步运行控制信号Change#、Same#进行PCI总线上地址及数据的锁存与译码；(c)显示并保持译码后的PCI总线上地址及数据；(d)产生一第三高电平单步运行控制信号End及(e)将第三单步运行控制信号End_cycle#变为低电平；或(f)将第三单步运行控制信号End_cycle#变为低电平且产生一第四低电平单步运行控制信号Toggle#。
利用本发明实现总线周期期间锁存的地址、数据等信号状态得以一直显示于显示器上，从而为系统设备除错提供依据。
图1是计算机系统中使用PCI的一种硬件架构图。
图2是PCI在进行读取操作时各种控制信号的一时序图。
图3是本发明PCI总线除错装置与计算机系统的连接关系图。
图4是本发明PCI总线除错装置的主要构成部件图。
图5是本发明PCI总线除错装置中单步运行控制电路针对特定地址除错时所产生的控制信号及状态变换图。
图6是本发明PCI总线除错装置中单步运行控制电路针对任意地址除错时所产生的控制信号及状态变换图。
图7是本发明PCI总线除错方法针对特定地址除错的主要作业流程图。
图8是本发明PCI总线除错方法针对任意地址除错的主要作业流程图。
具体实施方式如图3所示，是本发明PCI总线除错装置与计算机系统的连接关系图。计算机系统包括一中央处理器10，一系统存储器11，一北桥12，及一PCI插槽13。中央处理器10用于控制计算机系统的操作，例如指令的读取、指令的执行、系统存储器11的访问、数据的输入/输出等。系统存储器11用于存储系统指令及数据。北桥12用于同步中央处理器10与其它系统设备之间的通信。PCI插槽13用于提供一PCI总线界面进行功能扩展，例如接入网卡、绘图卡或PCI除错装置14。在本发明中PCI插槽13接入PCI除错装置14进行系统设备除错。
如图4所示，是本发明PCI总线除错装置的主要构成部件图。PCI除错装置14包括一地址/数据锁存及译码电路140，一单步运行控制电路141及一系统资料显示电路142。地址/数据锁存及译码电路140用于锁存在PCI总线周期内POST产生的二进制地址及数据，并将该二进制地址及数据译码成16进制地址及数据传送给系统资料显示电路142。单步运行控制电路141用于在PCI总线周期内产生单步运行控制信号控制单步运行状态的变换以及地址/数据锁存及译码电路140的执行，使得译码后的16进制地址及数据处于显示并保持状态，从而为测试人员进行除错提供依据。该单步运行控制电路141包括一单步控制信号产生电路1410，一地址比较电路1411及一切换开关1413。单步控制信号产生电路1410用于在PCI总线周期内产生单步运行控制信号如Change#，Same#，End_cycle#，Toggle#，控制单步运行状态的变换以及地址/数据锁存及译码电路140的执行。每个单步运行控制信号各有两个值即为0与1，其中Change#，Same#，Toggle#为0表示该单步运行控制信号有效，反之为无效；End_cycle#为0表示该单步运行控制信号无效，反之为有效。单步运行状态包括一起始状态S0，一抓值状态S1，一侦错状态S2及一重置状态S3。单步运行控制信号与单步运行状态之间的具体控制变换关系参照图5与图6。地址比较电路1411用于在抓值状态S1时比较PCI总线上抓取的地址与预先设定的地址是否相同，如果不同则单步运行控制信号产生电路产生Change#＝0及Same#＝1信号，将当前抓值状态S1变换到起始状态S0；如果相同则单步运行控制信号产生电路产生Change#＝0及Same#＝0信号，将当前抓值状态S1变换到侦错状态S2。切换开关1413用于在重置状态S3时触发单步运行控制信号产生电路产生Toggle#＝0及End_cycle#＝0信号，将当前重置状态S3变换到起始状态S0，即表示一个完整的单步运行结束，下一个新的单步运行开始。系统资料显示电路142用于将地址/数据锁存及译码电路140产生的16进制地址及数据通过其上的七段显示管(图中未标示)进行显示。
如图5所示，是本发明PCI总线除错装置中单步运行控制电路针对特定地址除错时所产生的控制信号及状态变换图。在起始状态S0，PCI总线控制信号Frame#为高电平无效，即为1。当Frame#变为低电平有效即为0，且Change#＝1时，当前状态由起始状态S0进入抓值状态S1。当Change#＝0且Same#＝1时，当前状态由抓值状态S1返回起始状态S0；当Change#＝0且Same#＝0时，当前状态由抓值状态S1进入侦错状态S2。在侦错状态S2，PCI总线控制信号Frame#由低电平有效变为高电平无效即为1。当PCI总线控制信号由高电平无效变为低电平有效时，当前状态由侦错状态S2进入重置状态S3。在重置状态S3，End_cycle#为1。当End_cycle#为0时，当前状态由重置状态S3进入起始状态S0。
如图6所示，是本发明PCI总线除错装置中单步运行控制电路针对任意地址除错时所产生的控制信号及状态变换图。在起始状态S0，PCI总线控制信号Frame#为高电平无效，即为1。当Frame#变为低电平有效即为0，且Change#＝1时，当前状态由起始状态S0进入抓值状态S1。当Change#＝0且Same#＝0时，当前状态由抓值状态S1进入侦错状态S2。在侦错状态S2，PCI总线控制信号Frame#由低电平有效变为高电平无效即为1。当PCI总线控制信号由高电平无效变为低电平有效时，当前状态由侦错状态S2进入重置状态S3。在重置状态S3，End_cycle#为1。当End_cycle#＝0且Toggle#＝1时，当前状态由重置状态S3返回侦错状态S2；当End_cycle#＝0且Toggle#＝0时，当前状态由重置状态S3进入起始状态S0。
如图7所示，是本发明PCI总线除错方法针对特定地址除错的主要作业流程图。首先，主板产生一RST#复位信号，同时PCI总线控制信号Frame#初始为高电平无效即为1，此时处于起始状态S0(步骤S70)。PCI总线控制信号Frame#由高电平变为低电平有效即由1变为0，标示一个PCI总线周期的开始，此时变换到抓值状态S1(步骤S71)。在抓值状态S1，单步运行控制信号产生电路1410产生一Change#＝1信号保持抓值状态S1(步骤S72)。地址比较电路1411将PCI总线上的地址与预先设定的地址(例如80H)进行比较(步骤S73)。如果PCI总线上的地址与预先设定的地址不相同，则单步运行控制信号产生电路1410产生Change#＝0及Same#＝1信号，将当前抓值状态S1变换到起始状态S0，即返回步骤S70(步骤S74)。如果PCI总线上的地址与预先设定的地址相同，则单步运行控制信号产生电路1410产生Change#＝0及Same#＝0信号控制地址/数据锁存及译码电路140对PCI总线上的地址及数据进行锁存并译码，将当前抓值状态S1变换到侦错状态S2(步骤S75)。在侦错状态S2，PCI总线控制信号Frame#处于高电平无效即为1保持侦错状态S2，地址/数据锁存及译码电路140将译码后的16进制地址及数据经过系统资料显示电路142进行显示并保持，从而为测试人员除错提供依据(步骤S76)。PCI总线控制信号Frame#由高电平无效变为低电平有效即为0，将当前侦错状态S2变换为重置状态S3(步骤S77)。单步运行控制信号产生电路1410产生End_cycle#＝1信号保持重置状态S3(步骤S78)。单步运行控制信号产生电路1410产生End_cycle#＝0信号将当前重置状态S3变换为起始状态S0，即返回步骤S70表示一个完整的该单步运行结束(步骤S79)。
如图8所示，是本发明PCI总线除错方法针对任意地址除错的主要作业流程图。首先，主板产生一RST#复位信号，同时PCI总线控制信号Frame#初始为高电平无效即为1，此时处于起始状态S0(步骤S80)。PCI总线控制信号Frame#由高电平变为低电平有效即由1变为0，标示一个PCI总线周期的开始，此时变换到抓值状态S1(步骤S81)。在抓值状态S1，单步运行控制信号产生电路1410产生一Change#＝1信号保持抓值状态S1(步骤S82)。单步运行控制信号产生电路1410产生Change#＝0及Same#＝0信号控制地址/数据锁存及译码电路140对PCI总线上的地址及数据进行锁存并译码，将当前抓值状态S1变换到侦错状态S2(步骤S83)。在侦错状态S2，PCI总线控制信号Frame#处于高电平无效即为1保持侦错状态S2，地址/数据锁存及译码电路140将译码后的16进制地址及数据经过系统资料显示电路142进行显示并保持，从而为测试人员除错提供依据(步骤S84)。PCI总线控制信号Frame#由高电平无效变为低电平有效即为0，将当前侦错状态S2变换为重置状态S3(步骤S85)。单步运行控制信号产生电路1410产生End_cycle#＝1信号保持重置状态S3(步骤S86)。单步运行控制信号产生电路1410判断切换开关1413是否被触发(步骤S87)。如果切换开关1413未被触发，则单步运行控制信号产生电路1410产生End_cycle#＝0及Toggle#＝1信号将当前重置状态S3变换为侦错状态S2，即返回步骤S84(步骤S88)。如果切换开关1413被触发，则单步运行控制信号产生电路1410产生End_cycle#＝0及Toggle#＝0信号将当前重置状态S3变换为起始状态S0，即返回步骤S80表示一个完整的该单步运行结束(步骤S89)。
权利要求
1.一种外围设备互连(PCI)总线除错装置，可以将总线周期期间锁存的地址、数据显示并保持，从而为除错提供依据，其特征在于，该装置包括一地址/数据锁存及译码电路，用于锁存在PCI总线周期内上电自检产生的二进制地址及数据，并将该二进制地址及数据进行译码；单步运行控制电路，用于在PCI总线周期内产生单步运行控制信号控制单步运行状态的变换以及地址/数据锁存及译码电路的执行，使得译码后的地址及数据处于显示并保持状态；及一系统资料显示电路，用于将来自地址/数据锁存及译码电路译码后的地址及数据进行显示。
2.如权利要求1所述的PCI总线除错装置，其特征在于，其中单步运行控制电路包括一单步控制信号产生电路用于在PCI总线周期内产生单步运行控制信号控制单步运行状态的变换以及地址/数据锁存及译码电路的执行。
3.如权利要求1所述的PCI总线除错装置，其特征在于，其中单步运行控制电路还包括一地址比较电路用于比较PCI总线上的地址与预先设定的地址是否相同。
4.如权利要求1所述的PCI总线除错装置，其特征在于，其中单步运行控制电路还包括一切换开关用于触发单步运行控制信号产生电路产生单步运行结束信号。
5.如权利要求1所述的PCI总线除错装置，其特征在于，其中译码后的地址及数据可为16进制。
6.如权利要求1所述的PCI总线除错装置，其特征在于，其中单步运行状态包括一起始状态、一抓值状态、一侦错状态及一重置状态。
7.如权利要求6所述的PCI总线除错装置，其特征在于，其中在起始状态PCI总线控制信号Frame#为高电平无效。
8.如权利要求6所述的PCI总线除错装置，其特征在于，其中在抓值状态PCI总线控制信号Frame#为低电平有效，同时一单步运行控制信号Change#＝1保持抓值状态。
9.如权利要求6所述的PCI总线除错装置，其特征在于，其中在抓值状态当一单步运行控制信号Change#＝0及Same#＝0时，地址/数据锁存及译码电路锁存并译码地址及数据。
10.如权利要求6所述的PCI总线除错装置，其特征在于，其中在侦错状态PCI总线控制信号Frame#处于高电平无效，地址/数据锁存及译码电路将译码后的地址及数据经过系统资料显示电路进行显示并保持。
11.如权利要求6所述的PCI总线除错装置，其特征在于，其中在重置状态当地址/数据锁存及译码电路锁存的地址为特定地址且一单步运行控制信号End_cycle#＝0时，当前状态由重置状态进入起始状态，表示一个单步运行结束。
12.如权利要求6所述的PCI总线除错装置，其特征在于，其中在重置状态当地址/数据锁存及译码电路锁存的地址为任意地址且一单步运行控制信号End_cycle#＝0且Toggle#＝0时，当前状态由重置状态进入起始状态，表示一个单步运行结束。
13.一种外围设备互连(PCI)总线除错方法，可以将总线周期期间锁存的地址、数据显示并保持，从而为除错提供依据，其特征在于，该方法包括如下步骤将PCI总线控制信号Frame#维持在低电平；产生一第一、第二低电平单步运行控制信号Change#、Same#进行PCI总线上地址及数据的锁存与译码；显示并保持译码后的PCI总线上地址及数据；产生一第三高电平单步运行控制信号End_cycle#；及将第三单步运行控制信号End_cycle#变为低电平；或将第三单步运行控制信号End_cycle#变为低电平且产生一第四低电平单步运行控制信号Toggle#。
14.如权利要求13所述的PCI总线除错方法，其特征在于，其中锁存的PCI总线上地址可为特定地址或任意地址。
15.如权利要求14所述的PCI总线除错方法，其特征在于，还包括步骤当要锁存的地址为特定地址时，比较PCI总线上地址与一预定地址，如果PCI总线上地址与预定地址不同则不锁存该PCI总线上地址，如果PCI总线上地址与预定地址相同则锁存该PCI总线上地址。
16.如权利要求14所述的PCI总线除错方法，其特征在于，其中当锁存的PCI总线上地址为特定地址且第三单步运行控制信号End_cycle#变为低电平时，表示一个单步运行结束。
17.如权利要求14所述的PCI总线除错方法，其特征在于，其中当锁存的PCI总线上地址为任意地址同时第三单步运行控制信号End_cycle#变为低电平且产生一第四低电平单步运行控制信号Toggle#时，表示一个单步运行结束。
全文摘要
一种外围设备互连(PCI)总线除错装置及方法。该装置包括一地址/数据锁存及译码电路、一地址/数据译码电路、一单步运行电路及一系统资料显示电路。地址/数据锁存及译码电路，用于锁存在PCI总线周期内上电自检产生的二进制地址及数据，并将该二进制地址及数据进行译码。单步运行控制电路，用于在PCI总线周期内产生单步运行控制信号控制单步运行状态的变换以及地址/数据锁存及译码电路的执行，使得译码后的地址及数据处于显示并保持状态。系统资料显示电路，用于将来自地址/数据锁存及译码电路的地址及数据进行显示。本装置可实现总线周期期间锁存的地址、数据显示并保持于显示器上，从而为系统设备除错提供依据。
文档编号G06F11/32GK1797354SQ20041009186
公开日2006年7月5日 申请日期2004年12月24日 优先权日2004年12月24日
发明者王辉 申请人:鸿富锦精密工业(深圳)有限公司, 鸿海精密工业股份有限公司