专利名称：异步快速傅立叶变换处理器电路的制作方法
技术领域：
本发明涉及电子领域，具体地说，涉及一种异步快速傅立叶变换处理器电路的结构和实现。
背景技术：
1965年，Cooley-Tukey发表了快速傅立叶变换论文，快速傅立叶变换发展到今天已经有三十多年的历史。
快速傅立叶变换是离散傅立叶变换的快速算法，它是一种递归分解算法，在三十多年的发展中主要有两个方向一是针对N等于2的整数次幂的算法，如基2算法、基4算法、基8算法、实因子算法和分裂基算法等。另一个是N不等于2的整数次幂的算法，它是以Winograd为代表的一类算法(素因子算法、Winograd算法)。
快速傅立叶变换是数字信号处理领域的一个重要分析工具，已经被广泛地应用于通讯、信号处理、雷达和航空等许多领域。快速傅立叶变换的高性能、低功耗实现一直是人们所致力解决的难题。
近年来，人们主要通过两个方面来提高快速傅立叶变换的性能一是探索结构简单、运算速度快，存储量小的算法；二是改善硬件结构，采用流水线等技术，用专用集成电路的方法实现快速傅立叶变换算法。
在实现高性能快速傅立叶变换的同时，在某些特殊领域，如移动设备、航天技术，对功耗和电磁兼容性提出了更高的要求。由于同步电路固有的某些局限，使得解决这些问题显得力不从心。
当前快速傅立叶变换的同步电路实现中，存在着很多同步集成电路固有的缺点，如时钟树负载比较大，待机状态下的无谓能量消耗等。随着芯片集成度和时钟频率的增加，超大规模集成电路的能耗问题已经变得越来越突出，尤其是象笔记本电脑、移动电话这样的便携式设备。若采用异步电路来设计，充分发挥异步电路的优势，将会达到意想不到的效果。
发明内容
本发明的目的在于提出一种异步快速傅立叶变换处理器电路，具有功耗低，电磁兼容性好，没有时钟歪斜，便于系统模块化设计。
为了实现上面所述目的，本发明一种异步快速傅立叶变换处理器电路，包括输入存储单元、输入控制单元、异步蝶算阵列、输出存储单元和输出控制单元，其特征在于，其中包括输入数据接到由输入控制单元控制的输入存储单元中，对数据进行存储；一异步蝶算阵列，该异步蝶算阵列接收来自输入存储单元的数据后进行一系列的蝶型运算，完成快速傅立叶变换，请求信号作为异步蝶算阵列的启动信号，在整个快速傅立叶变换结束后，产生一个完成信号；一输出存储单元，接收来自异步蝶算阵列运算之后的数据；一输出控制单元来控制输出存储单元，控制输出最终结果。
其中异步蝶算阵列是由m×n个异步蝶算单元和完成信号产生单元构成，每列异步蝶算单元作为一个并行处理模块，构成一级运算，相邻两级运算之间采用异步握手控制，最后一级运算结束后产生最终的完成信号。
为进一步说明本发明的技术内容，以下结合实施例及附图详细说明如后，其中图1是异步快速傅立叶变换电路的结构图；图2是异步蝶算阵列的结构图；图3是采用基2算法的8点异步快速傅立叶变换处理器中的异步蝶算阵列结构图。
具体实施例方式
异步快速傅立叶变换处理器的结构如图1所示，整个异步快速傅立叶变换处理器电路由输入存储单元1、输入控制单元2、异步蝶算阵列3、输出存储单元4和输出控制单元5组成。输入数据端接到输入存储单元1上，输入控制单元2来控制输入存储单元1，将需要处理的数据依次传送给异步蝶算阵列3。
异步蝶算阵列3在请求信号的控制下开始工作，经过一系列的蝶算，完成快速傅立叶变换，将运算结果输出到输出存储单元5，同时产生一个完成信号，作为整个异步快速傅立叶变换处理器的完成信号。
输出存储单元5在输出控制单元4的控制下，将最终的运算结果依次输出。
其中，异步蝶算阵列3的结构如图2所示，它是由m×n个异步蝶算单元和完成信号产生单元1组成。在这个阵列中第一列由异步蝶算单元11、异步蝶算单元21、…、异步蝶算单元m1组成，第二列由异步蝶算单元12、异步蝶算单元22、…、异步蝶算单元m2组成，依次类推，最后的第n列由异步蝶算单元1n、异步蝶算单元2n、…、异步蝶算单元mn组成。可以看出，对于阵列的每一列都是由m个异步蝶算单元组成的，我们把每列作为一个并行处理模块，构成快速傅立叶变换的一级运算。这样一次快速傅立叶变换可以看作是由n级蝶算组成的，每一级的并行度为m。
对于固定点数的快速傅立叶变换，采用不同的算法，m和n的取值会有所不同，但是异步蝶算阵列的运算方式是一致的。从输入存储单元1来的数据首先送到第一列的m个异步蝶算单元中，在请求信号的控制下开始进行第一级的运算，每个异步蝶算单元都是采用异步握手信号连接的，在运算结束后都会产生一个完成信号。第一级的运算结果作为第二级运算的输入数据，第二级运算的开始由第一级的完成信号来控制，在运算结束后又会产生本级的完成信号。采用这种级连的方式，数据不断的向后推进，直到完成第n级的运算，得到最终的变换结果。同时第n级的每个异步蝶算单元的完成信号汇总到完成信号产生单元1，最终产生整个异步蝶算阵列的完成信号。
下面我们举例说明一下采用基2算法的8点异步快速傅立叶变换处理器中异步蝶算阵列的构成。基2算法的8点异步快速傅立叶变换处理器中异步蝶算阵列的结构如图3所示，它是由4×3个异步蝶算单元和完成信号产生单元1组成。在这个阵列中第一列由异步蝶算单元11、异步蝶算单元21、异步蝶算单元31、异步蝶算单元41组成，第二列由异步蝶算单元12、异步蝶算单元22、异步蝶算单元32、异步蝶算单元42组成，第三列由异步蝶算单元13、异步蝶算单元23、异步蝶算单元33、异步蝶算单元43组成。这样一次8点的快速傅立叶变换可以看作是由3级蝶算组成的，每一级的并行度为4。
输入数据首先送到第一列的4个异步蝶算单元中，在请求信号的控制下开始进行第一级的运算，每个异步蝶算单元都是采用异步握手信号连接的，在运算结束后都会产生一个完成信号。第一级的运算结果作为第二级运算的输入数据，第二级运算的开始由第一级的完成信号来控制，在运算结束后又会产生本级的完成信号。第二级的运算结果作为第三级运算的输入数据，第三级运算的开始由第二级的完成信号来控制，从而得到最终的输出结果。同时第三级的每个异步蝶算单元的完成信号汇总到完成信号产生单元1，最终产生整个异步蝶算阵列的完成信号。
权利要求
1.一种异步快速傅立叶变换处理器电路，包括输入存储单元、输入控制单元、异步蝶算阵列、输出存储单元和输出控制单元，其特征在于，其中包括输入数据接到由输入控制单元控制的输入存储单元中，对数据进行存储；一异步蝶算阵列，该异步蝶算阵列接收来自输入存储单元的数据后进行一系列的蝶型运算，完成快速傅立叶变换，请求信号作为异步蝶算阵列的启动信号，在整个快速傅立叶变换结束后，产生一个完成信号；一输出存储单元，接收来自异步蝶算阵列运算之后的数据；一输出控制单元来控制输出存储单元，控制输出最终结果。
2.按照权利要求1所述的异步快速傅立叶变换电路，其特征在于，其中异步蝶算阵列是由m×n个异步蝶算单元和完成信号产生单元构成，每列异步蝶算单元作为一个并行处理模块，构成一级运算，相邻两级运算之间采用异步握手控制，最后一级运算结束后产生最终的完成信号。
全文摘要
一种异步快速傅立叶变换处理器电路，包括输入存储单元、输入控制单元、异步蝶算阵列、输出存储单元和输出控制单元，其特征在于，其中包括输入数据接到由输入控制单元控制的输入存储单元中，对数据进行存储；一异步蝶算阵列，该异步蝶算阵列接收来自输入存储单元的数据后进行一系列的蝶型运算，完成快速傅立叶变换。请求信号作为异步蝶算阵列的启动信号，在整个快速傅立叶变换结束后，产生一个完成信号；一输出存储单元，接收来自异步蝶算阵列运算之后的数据；一输出控制单元来控制输出存储单元，控制输出最终结果。
文档编号G06F17/14GK1932800SQ20051010301
公开日2007年3月21日 申请日期2005年9月15日 优先权日2005年9月15日
发明者赵冰, 仇玉林, 吕铁良, 黑勇 申请人:中国科学院微电子研究所