专利名称：图象数据总线传输装置和底板或背板以及图象处理器的制作方法
技术领域：
本实用新型涉及电子工程图象处理技术领域，特别是组合显示墙图象分割器或多屏显示系统图象处理器的高速数据总线传输装置。
背景技术：
组合显示墙图象处理器或多屏显示系统图象处理器通常须包含图象采集卡和图象分割卡，图象采集卡实现视频或计算机等图象信号的采集，图象分割卡则实现对采集图象的分割放大等处理，并输出信号到组合显示墙单元，实现大屏幕显示。一套组合显示墙图象处理器包含至少一块图象采集卡和传输图象数据的底板或背板，且必须包含多块图象分割卡。图象采集卡采集的图象数据一般通过底板的数据总线传输到各图象分割卡。如图1所示为一般的数据总线方案，图象采集卡5输出的图象数据为DATA 0，图象时钟为CLK 0。DATA 0和CLK 0经时钟和数据反相或缓冲驱动1、2后成为DATA 1和CLK 1，而DATA 1和CLK 1经由图象底板的传输分别到达并驱动各图象分割卡，如1#--n#图象分割卡。从该种方案分析，因DATA 1和CLK 1要驱动图象处理器的多块图象分割卡，数据总线和时钟总线的信号传输线长度很长，且驱动负载重，因此信号完整性会变得很差，且随着分割卡数量的增加而变的更加严重。因此，当图象时钟的频率较高时，信号的非完整性会引起图象分割卡对图象数据的准确捕获，从而引起数据错误，导致设备不能正常工作。不仅如此，该种方案因数据总线和时钟总线的信号传输线长度很长，又不可避免地引起电磁辐射和数据窜扰等问题。因此该种数据总线方案时钟频率一般不能达到很高，即数据总线的带宽不能达到很高。而目前比较流行的高分辨率图象信号如高清电视信号1080I、720P或1080P，计算机信号如XGA/SXGA/UXGA等，它们的数据时钟都高于60MHz，有的甚至高达200MHz。因此，该种方案一般不能支持以上图象格式多屏分割处理，要么采用了欠采样的方法，即用低于图象本身的时钟频率去采样以上图象信号，由此带来图象信息的大量损失。
发明内容本实用新型的目的是针对上述图象处理器由于数据和时钟总线的信号传输线过长，而产生信号完整性的问题，提出了一种图象数据总线传输装置和底板或背板以及图象处理器。
为实现上述目的，本实用新型提出一种图象数据总线传输装置，包括传输线、时钟逻辑驱动电路和数据逻辑驱动电路，图象采集卡的时钟信号和数据信号分别经传输线接至时钟逻辑驱动电路和数据逻辑驱动电路，时钟逻辑驱动电路和数据逻辑驱动电路的输出端分别经传输线输出至图象分割卡，还包括次级时钟逻辑驱动电路和次级数据逻辑驱动电路和次级传输线，所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路为一级或多级，所述时钟逻辑驱动电路和数据逻辑驱动电路输出的时钟信号和数据信号分别经次级传输线输出至次级时钟逻辑驱动电路和次级数据逻辑驱动电路，次级时钟逻辑驱动电路经次级传输线输出至图象分割卡及下一级次级时钟逻辑驱动电路，次级数据逻辑驱动电路分别经次级传输线输出至图象分割卡及下一级次级数据逻辑驱动电路。
基于上述目的，本实用新型号还提出一种图象处理器，包括图象采集卡、图象分割卡、传输线和逻辑驱动电路，图象采集卡采集图象信号，图象分割卡对采集的图象信号进行分割放大，并输出信号到多个显示单元，图象采集卡的时钟信号和数据信号分别经传输线接至时钟逻辑驱动电路和数据逻辑驱动电路，时钟逻辑驱动电路和数据逻辑驱动电路的输出端经传输线接至图象分割卡，还包括次级时钟逻辑驱动电路和次级数据逻辑驱动电路，所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路为一级或多级，所述时钟逻辑驱动电路和数据逻辑驱动电路输出的时钟信号和数据信号分别经次级传输线输出至次级时钟逻辑驱动电路和次级数据逻辑驱动电路，次级时钟逻辑驱动电路的输出端接至图象分割卡及下一级次级时钟逻辑驱动电路，次级数据逻辑驱动电路的输出端接至图象分割卡及下一级次级数据逻辑驱动电路。
基于上述目的本实用新型还提出10、一种图象数据总线底板或背板，包括线路板，在线路板上有传输线，所述传输线用于将图象采集卡的时钟信号和数据信号分别传输至时钟逻辑驱动电路和数据逻辑驱动电路，将时钟逻辑驱动电路和数据逻辑驱动电路的时钟信号和数据信号分别传输至图象分割卡，还包括次级传输线，所述次级传输线用于将时钟逻辑驱动电路和数据逻辑驱动电路输出的时钟信号和数据信号传输至次级时钟逻辑驱动电路和次级数据逻辑驱动电路，所述次级传输线还用于将次级时钟逻辑驱动电路或次级数据逻辑驱动电路输出的时钟信号和数据信号分别传输至图象分割卡及分别传输至下一级次级时钟逻辑驱动电路和下一级次级数据逻辑驱动电路。
由于采用上述方案，由次级时钟和数据逻辑驱动电路输出的时钟信号和数据信号驱动图象分割卡对该信号进行处理，改善了信号传输质量，使其能支持高带宽的数据传输。数据时钟可以支持到200MHz甚至更高，可以支持1080I、720P、1080P、XGA、SXGA、UXGA等数字信号的高带宽传输，改善图象信号显示清晰度。
下面通过具体的实施例并结合附图对本发明作进一步详细的描述。
图1是现有技术的图象处理器电路框图；图2是本实用新型图象处理器的电路框图；图3是本实用新型数据锁存驱动电路和反向时钟驱动电路原理图；图4是本实用新型数据锁存驱动电路和反向时钟驱动电路逐级驱动形成的数据和时钟总线的逻辑关系图；图5是本实用新型具体实施例电路框图。
具体实施方式如图2所示，为本实用新型图象处理器具体实现技术方案电路框图，它包括图象采集卡、图象分割卡、传输线和逻辑驱动电路，图象采集卡采集图象信号，图象分割卡对采集的图象信号进行分割放大，并输出信号到多个显示单元，图象采集卡5的时钟信号和数据信号分别经传输线接至时钟逻辑驱动电路和数据逻辑驱动电路，时钟逻辑驱动电路和数据逻辑驱动电路的输出端经传输线接至图象分割卡，还包括次级时钟逻辑驱动电路和次级数据逻辑驱动电路，所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路为多级，所述时钟逻辑驱动电路和数据逻辑驱动电路输出的时钟信号和数据信号分别经次级传输线输出至次级时钟逻辑驱动电路和次级数据逻辑驱动电路，次级时钟逻辑驱动电路的输出端接至下一级图象分割卡及下一级次级时钟逻辑驱动电路，次级数据逻辑驱动电路的输出端接至下一级图象分割卡及下一级次级数据逻辑驱动电路。所述时钟逻辑驱动电路的数量比图分割卡的数量少一个，每级次级时钟逻辑驱动电路和每级次级数据逻辑驱动电路之间只接一个图象分割卡。
上述每级次级时钟逻辑驱动电路和每级次级数据逻辑驱动电路可以接有不同或相同多级图象分割卡。当为相同多级图象分割卡时，即设时钟逻辑驱动电路的数量为M个，图分割卡的数量为N个，则N是M-1的整数倍R，每级次级时钟逻辑驱动电路和每级次级数据逻辑驱动电路接有R个图象分割卡。
另外，上述每级次级时钟逻辑驱动电路和每级次级数据逻辑驱动电路也可以不按次序接于在后的非同级图象分割卡，即也可以依据需要接于其它级图象分割卡。
实施例一如图5所示，本实用新型的主要特点就是数据总线采用了第次反向锁存驱动的方式。首先，图象采集卡5的图象输出数据DATA0经数据锁存驱动电路211锁存后成为DATA1，DATA1驱动第一块图象分割卡61，同时也驱动下一级即第一级次级数据锁存驱动电路411。接着，第1级次级数据锁存驱动电路411输出的图象数据DATA2驱动第2块图象分割卡62或6m，同时也驱动下一级即第2级次级数据锁存驱动电路41m或412。由此类推下去，第N-2级次级数据锁存驱动电路输出的图象数据DATA n-1驱动第N-1块图象分割卡6n-1，同时也驱动下一级即第N-1级次级数据锁存驱动电路41n-1，最后由第N-1级次级数据锁存驱动电路41n-1输出的图象数据DATAn驱动最后一级第N块图象分割卡6n。由此可见，该种数据总线的每一驱动段负载只有两部分，即一块图象分割卡和下一级数据锁存驱动电路。因此该段总线驱动负载轻，且数据总线固定在一很短的长度内。所以，经上述方式形成的图象数据总线能保证有非常完好的信号完整性，图象时钟的频率可以高达200MHz，甚于更高，数据总线的带宽大大增加，从而实现了高分辨率视频图象数据的长距离传输。
同理对图象处理器的时钟信号，我们须相对应的采用了第次反相的方式，即时钟信号经时钟反向驱动电路和次级时钟反向驱动电路第次反相，形成了高带宽时钟总线。同时每级次级反相时钟驱动电路输出的反相时钟信号去锁存下一级数据锁存驱动电路，即图象采集卡5的图象输出时钟信号CLK0经时钟反向驱动电路311锁存后成为CLK1，CLK1传输至第一块图象分割卡61，同时也驱动下一级即第一级次级时钟反向驱动电路311。接着，第1级次级时钟反向驱动电路311输出的时钟信号CLK2驱动第2块图象分割卡62或6m，同时也驱动下一级即第2级次级时钟反向驱动电路31m或312。由此类推下去，第N-2级次级时钟反向驱动电路输出的时钟信号CLKn-1驱动第N-1块图象分割卡6n-1，同时也驱动下一级即第N-1级次级时钟反向驱动电路31n-1，最后由第N-1级次级时钟反向驱动电路31n-1输出的时钟信号CLKn驱动最后一级第N块图象分割卡6n。使得时钟和数据保持了严格的相位关系，如图4所示，即到每级分割卡的时钟信号的上升沿都采样到数据总线的中间，保证了图像分割卡采样数据绝对准确。
根据上述总线方案，我们设计了一实际总线电路，其中时钟反向驱动电路和第一级至第N级次级时钟反向驱动级电路选用如图3所示的N19即时钟反相驱动逻辑ICSN74AHC04D，数据锁存驱动电路和第一级至第N级次级数据锁存驱动电路选用N1、N2即数据总线锁存驱动逻辑ICSN74AHC16374。如图3所示，示出了时钟反向驱动电路和数据锁存驱动电路的具体电路原理图。对该电路中的时钟总线，CLK0_0、CLK0_2指图象采集卡5输出的图象时钟，频率和相位均相同，对应图5中的CLK_0。CLK0_0接时钟反向驱动电路，而CLK0_2则接数据锁存驱动电路。而CLK0_0经时钟反向驱动电路生成CLK1_0、CLK1_1、CLK1_2，对应为图5中的CLK1。CLK1_0接第1级次级时钟反向驱动电路，CLK1_1接第1级图象采集卡，CLK1_2接第1级次级数据锁存驱动电路。而对该电路中的数据总线，D0_[0～23]指图象采集卡输出的图象数据，其对应图5中的DATA0，而电路中的D1_[0～23]则对应图5中的DATA1。同理其它第N级次级时钟反向驱动电路和次级数据锁存驱动电路也采用如图3所示的逻辑IC，其中该级数据总线锁存驱动逻辑IC中的数据输入DATAn_[0～23]接上一级次级数据锁存驱动电路的数据输出DATAn_[0～23]，而该级逻辑IC数据输出DATAn+1_[0～23]则接下一级次级数据锁存驱动电路的数据输入DATAn+1_[0～23]及该级图象分割卡的数据输入DATAn+1_[0～23]。而同理对第N级次级时钟反向驱动逻辑IC的时钟输入CLKn_0接上一级时钟反相驱动逻辑IC的时钟输出CLKn_0，而其反向时钟输出CLKn+1_0则接下一级时钟反相驱动逻辑IC的时钟输入CLKn+1_0，且该级反向时钟输出CLKn+1_1接下一级图象分割卡，且该级反向时钟输出CLKn+1_2接下一级数据锁存驱动电路。依次类推。
通过上述总线电路逐级驱动形成的数据和时钟总线的逻辑关系如图4所示。从图4可以看出，对每一级图象分割卡，图象时钟对图象数据均保持着相同的采样相位，即时钟上升沿采样图象数据。
对于图2中所示的次级时钟逻辑驱动电路和次级数据逻辑驱动电路，我们既可以设计在每块图象分割卡上，也可以设计在图象底板或背板上。
实施例二与实施例一不同之处在于所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路分别为反相驱动电路；或所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路分别为缓冲驱动电路。
与一般的总线驱动方式相比，由于时钟总线采用了第次反相或缓冲驱动，且数据总线也采用了第次反向、锁存或缓冲驱动，该种数据总线的每一驱动段负载只有两部分，即一块或多块图象分割卡和下一级数据锁存驱动电路，所以使得总线的驱动负载减轻到很低，每段总线的长度固定在一很短的长度内。所以，经上述方式形成的图象数据总线能保证有非常完好的信号完整性，图象时钟的频率可以高达200MHz，数据总线的带宽大大增加，也能保证图象数据的准确传输。从而实现了高分辨率视频图象数据的长距离传输。最终实现了组合显示墙图象分割器或多屏显示系统图象处理器对高清电视信号如1080I、720P或1080P，或计算机信号如XGA/SXGA/UXGA等高分辨率图象信号完整实时的采样、传输和分割放大处理。同时也大大降低了设备的电磁辐射。
权利要求1.一种图象数据总线传输装置，包括传输线、时钟逻辑驱动电路和数据逻辑驱动电路，图象采集卡的时钟信号和数据信号分别经传输线接至时钟逻辑驱动电路和数据逻辑驱动电路，时钟逻辑驱动电路和数据逻辑驱动电路的输出端分别经传输线输出至图象分割卡，其特征在于还包括次级时钟逻辑驱动电路和次级数据逻辑驱动电路和次级传输线，所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路为一级或多级，所述时钟逻辑驱动电路和数据逻辑驱动电路输出的时钟信号和数据信号分别经次级传输线输出至次级时钟逻辑驱动电路和次级数据逻辑驱动电路，次级时钟逻辑驱动电路经次级传输线输出至图象分割卡及下一级次级时钟逻辑驱动电路，次级数据逻辑驱动电路分别经次级传输线输出至图象分割卡及下一级次级数据逻辑驱动电路。
2.根据权利要求1所述的图象数据总线传输装置，其特征在于所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路为多级，每级次级时钟逻辑驱动电路和每级次级数据逻辑驱动电路接有一级图象分割卡或多级图象分割卡。
3.根据权利要求2所述的图象数据总线传输装置，其特征在于所述时钟逻辑驱动电路的数量为M个，图分割卡的数量为N个，N是M-1的整数倍R，每级次级时钟逻辑驱动电路和每级次级数据逻辑驱动电路接有R个图象分割卡。
4.根据权利要求1至3中任意一项权利要求所述的图象数据总线传输装置，其特征在于所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路分别为反相驱动电路；或所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路分别为缓冲驱动电路；或所述次级数据逻辑驱动电路为数据锁存驱动电路，所述次级时钟逻辑驱动电路为反相时钟驱动电路，且每级反相时钟驱动电路控制下一级数据锁存驱动电路。
5.一种图象处理器，包括图象采集卡、图象分割卡、传输线和逻辑驱动电路，图象采集卡采集图象信号，图象分割卡对采集的图象信号进行分割放大，并输出信号到多个显示单元，图象采集卡的时钟信号和数据信号分别经传输线接至时钟逻辑驱动电路和数据逻辑驱动电路，时钟逻辑驱动电路和数据逻辑驱动电路的输出端经传输线接至图象分割卡，其特征在于还包括次级时钟逻辑驱动电路和次级数据逻辑驱动电路，所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路为一级或多级，所述时钟逻辑驱动电路和数据逻辑驱动电路输出的时钟信号和数据信号分别经次级传输线输出至次级时钟逻辑驱动电路和次级数据逻辑驱动电路，次级时钟逻辑驱动电路的输出端接至图象分割卡及下一级次级时钟逻辑驱动电路，次级数据逻辑驱动电路的输出端接至图象分割卡及下一级次级数据逻辑驱动电路。
6.根据权利要求5所述的图象处理器，其特征在于所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路为多级，每级次级时钟逻辑驱动电路和每级次级数据逻辑驱动电路接有一级图象分割卡或多级图象分割卡。
7.根据权利要求6所述的图象处理器，其特征在于所述时钟逻辑驱动电路的数量为M个，图象分割卡的数量为N个，N是M-1的整数倍R，每级次级时钟逻辑驱动电路和每级次级数据逻辑驱动电路接有R个图象分割卡。
8.根据权利要求5至7中任意一项权利要求所述的图象处理器，其特征在于所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路分别为反驱动电路；或所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路分别为缓冲驱动电路；或所述次级数据逻辑驱动电路为数据锁存驱动电路，所述次级时钟逻辑驱动电路为反相时钟驱动电路，且每级反相时钟驱动电路控制下一级数据锁存驱动电路。
9.根据权利要求1所述的图象处理器，其特征在于还包括底板或背板，所述传输线、时钟逻辑驱动电路和数据逻辑驱动电路位于底板或背板或图象采集卡上，所述次级时钟逻辑驱动电路和次级数据逻辑驱动电路位于底板或/和背板或/和图象分割卡上，所述次级传输线位于底板或/和背板或/和图象分割卡上。
10.一种图象数据总线底板或背板，包括线路板，在线路板上有传输线，所述传输线用于将图象采集卡的时钟信号和数据信号分别传输至时钟逻辑驱动电路和数据逻辑驱动电路，将时钟逻辑驱动电路和数据逻辑驱动电路的时钟信号和数据信号分别传输至图象分割卡，其特征在于还包括次级传输线，所述次级传输线用于将时钟逻辑驱动电路和数据逻辑驱动电路输出的时钟信号和数据信号传输至次级时钟逻辑驱动电路和次级数据逻辑驱动电路，所述次级传输线还用于将次级时钟逻辑驱动电路或次级数据逻辑驱动电路输出的时钟信号和数据信号分别传输至图象分割卡及分别传输至下一级次级时钟逻辑驱动电路和下一级次级数据逻辑驱动电路。
专利摘要本实用新型公开一种图象数据总线传输装置和底板或背板及图象处理器，包括图象采集卡、图象分割卡、传输线和逻辑驱动电路、次级时钟和数据逻辑驱动电路，图象采集卡的时钟和数据信号分别接至时钟和数据逻辑驱动电路，时钟和数据逻辑驱动电路的输出端接至图象分割卡，时钟和数据逻辑驱动电路输出时钟和数据信号输出至次级时钟和数据逻辑驱动电路，次级时钟逻辑驱动电路输出端接至图象分割卡及下一级次级时钟逻辑驱动电路，次级数据逻辑驱动电路输出端接至图象分割卡及下一级次级数据逻辑驱动电路。由于采用次级时钟和数据逻辑驱动电路输出的时钟和数据信号驱动图象分割卡对该信号进行处理，改善信号传输质量，使其能支持高带宽数据传输。
文档编号G06F3/14GK2800370SQ200520034528
公开日2006年7月26日 申请日期2005年6月14日 优先权日2005年6月14日
发明者曾建军 申请人:曾建军