用于集成电路设计和制造的方法和架构的制作方法

专利名称：用于集成电路设计和制造的方法和架构的制作方法
技术领域：
本发明涉及集成电路(IC)设计和制造，并且更具体地讲，涉及一种新颖的设计平台，该平台致力于解决在次微米和高级工艺中遇到的集成电路(IC)设计和制造问题。
背景技术：
随着IC技术的发展，芯片的复杂程度在增加，并要求有更高的性能。随着行业向片上系统(SoC)模型发展，必须致力于并解决诸如接口需求和模拟模块集成方面的不确定性。在考虑IC设计流程时，公司面临两大问题成本和风险。
成本
用0.13μm和90nm工艺设计和制造芯片的成本估计分别在一千四百万美元之内和三千万美元之内。这种量级的成本阻碍了许多新起步的公司甚至已成立的公司开发0.13μm及以下工艺的产品。与芯片设计和制造相关联的成本成分包括，不限于设计资源、知识产权(intellectual property，IP)的获得和开发、EDA工具、制造模具、制造、组装、验证(validation)和检验(verification)。
风险
随着芯片复杂度的提高，受行业向片上系统转移的驱动，风险的等级同样也在增加。以下列出与高级混合信号IC开发关联的风险因素中的一些因素。
上市时间。开发周期随着IC复杂度的提高而增长，产品的导入周期被延长18个月或更长时间。
市场认可。市场认可是一个基本问题，并且只有通过成功的芯片定义，低成本和短的导入时间(上市时间)才能获得。
IP可用性。复杂的混合信号IC需要许多模拟和数字IP部分(component)。在大多数情况下，所有所需的知识产权并不能从同一来源中得到。基于所需专门技术的不同级别，并且取决于项目需求，可能需要订立合同将IP设计和开发包出去。IC制造商、加工厂和铸造工厂开发出多种工艺技术，即低功率、高性能的技术等等，来满足客户需求，这然后又会影响贯穿所有工艺的IP可用性。
IP质量。价格侵蚀、IP开发成本降低的压力、缺乏验证及缺乏对总体系统的理解，已经导致了严重的IP质量问题。复杂的模拟模块对其周围环境很敏感，且模拟IP经常是在不理解其并入的环境的情况下开发的。高级工艺及高速的信号传输导致有限的设计利润，而且由于验证时间及成本，模拟IP供应商无法在终端用户使用之前，验证其IP。值得注意的是，没有模拟IP出售商已经能提供一种成功的商业模型。
设计参数。在0.13μm及以下工艺中，泄露、噪音裕度、下降的电源电压及设备不匹配已经产生了一套新的设计参数，这些参数使高性能模拟电路的设计进一步复杂化，使更多的重点放在硅验证的IP和系统验证上。
验证。由于系统环境和复杂性，高性能IC的检验和验证引入了另外一个风险因素。现在许多IP出售商被要求在硅片上验证其IP。而这只是该问题的部分答案，验证增加了周期时间，且没有解决整个工艺拐点(process comers)之上的设计可靠性，这实际上影响到产量。而且，IP出售商提供的混合信号IP的验证是在完全不同的环境下进行的，并未消除许多风险因素。值得注意的是，复杂IP模块的验证需要大部分IP供应者没有的昂贵基础设施和特性实验室。
产量。在高级技术达到成熟点之前，工艺参数会变化，并且取决于设计时间，性能和产量问题可能自己暴露出来。全部IC产量是个体集成的IP产量、设计边际和生产产量的一个产物。目前，还没有分析已获IP模块产量的方法。如果IP从多个源中获得，就不能保证不同的IP会贯穿不同的制造拐点提供一致的产量，从而导致芯片级上严重的产量损失。
开发成本。开发成本直接影响到市场认可度和利润，这然后又会驱动成本构成和系统质量。
模拟/数字集成。由于IP设计人员不能考虑与芯片级集成相关的所有参数，即封装、晶体管计数、电源噪声等，为了将芯片的模拟和数字模块集成在一起，IC设计人员就必须很好地理解电路的灵敏性。与在芯片级的模拟/数字集成关联的风险因素，和IP模块的灵敏性和在芯片和系统级的依赖性，是许多成功IC公司内部开发模拟IP的原因。
重新设计。重新设计延长了开发周期，因此推迟了上市时间，增加了成本，导致利润较低，市场认可度下降，并且可能失去潜在的市场窗口。这强调了无需重新设计的第一次硅片成功的重要性。
由于这些诸多的成本和风险因素，向高级工艺及片上系统转移已经成为许多公司不能克服的障碍，而且已经成为行业发展的阻碍。尽管开发出几个“急忙拼凑(band aid)”式的解决方案，它们将在下文进行讨论，但是很显然，需要一种不同且具革命性的设计平台，使得能容易地转移到高级工艺及片上系统设计。
试图给出的解决方法[19]工程学会通过建立标准机构来创建规范和验证的标准平台并且降低适应障碍，提高总体的系统质量，来试图解决这些问题。跨越不同的技术，一些标准已经被开发以解决不同的瓶颈问题。例子包括输入和输出标准，存储控制器标准，诸如USB(通用串行总线)、PCI、无限带宽(Infiniband)、IEEE802.11的并行和串行联接标准等。
IC制造商已经采用大型铸造厂规则集(rule sets)及设备性能以使得高级技术中的制造差异或变化最小。TSMC设计规则被许多独立的设备制造商(IDMs)和制造厂作为一项标准采用便是一例。通过统一工艺，技术可移植性的障碍已经降低，且整个精力集中于通过合作培养少数技术。许多IC公司也正在基于合并的规则集开发其设计，以允许第二来源，并且减少制造中可能的问题及降低了成本。
也已开发了其它的设计概念以解决上述的风险及成本问题。下面讨论的建议的解决方法，尽管解决了问题的一些方面，但是没能提供一种解决所有问题的平台。
现场可编程门阵列(FPGA)设计流程[23]现场可编程门阵列(FPGA)是一种集成电路，其在制造之后，可在现场被编程以实现特定功能。FPGA已具有不同的配置和尺寸。FPGA在原理上与可编程只读存储器(PROM)芯片类似，但比其具有广泛得多的潜在应用。
FPGA为概念验证提供了一种低成本高效的解决方案，并且解决了上市时间及IP可用性各方面的问题。最近的FPGA提供了高级工艺中的复杂IP模块，并且降低了与IP集成和质量相关联的风险。然而，FPGA的不足是潜在的应用领域、性能和产品成本。潜在的应用局限于严格的FPGA结构及预定义的IP模块。由于FPGA设计的特性，性能被局限，且通常只适应用于较低的频率范围。在同样的工艺中，相对于COT和ASIC流程(见以下讨论)，FPGA在性能上只能达到其五分之一到三分之一。高额的产品成本使中至大型容量的设计不具有竞争力的ASP。近年来，增加的开发成本对诸如Xilinx、Altera等等的FPGA公司有帮助。为了满足市场需求，更多的FPGA公司正在形成。
结构化阵列(SA)设计流程[26]以前开发结构化阵列以解决与FPGA相关联的产品成本和减少FPGA与COT流程之间的性能差距。对较大产品容量而言，SA通常地有比FPGA更低的成本。在某些情况下，结构化阵列可以提供比FPGA更大的门数、更好的性能和更宽的IP选择。取决于SA的定义，提供这些平台的公司可能体验成功。一个成功的例子就是LSI的快速芯片(Rapid Chip)。
然而，如FPGA一样，SA具有严格的结构，这降低了其用于生产的可能性。同时，与SA相关的设计时间(典型为2到6个月)较FPGA的设计时间(典型为1到3个月)长。通常来说，SA并不提供相对于FPGA的大量附加优势，并且，因此一直未在行业中被广泛认可。这种情况可能会随着开发成本与性能问题占据更重要的地位得以改变。
ASIC设计流程[29]设计和制造服务由主要的芯片制造商，例如IBM、TI、ST、Philllips等提供。系统企业(system house)通常给特定应用集成芯片(ASIC)供应者提供了ASIC的规范。ASIC供应者按照规范，发布已完成的产品。近来，ASIC设计流程一直在取得里程碑式的发展，其原因是它使得与高级工艺相关联的风险因素最小化，使所需的知识最少及IP的可用性最小。与ASIC流程相关联的主要问题是只有相对较少的制造商能负担起的生产成本问题，和已完成的ASIC到COT流程(以下有描述)的可转移性问题。因此，ASIC设计流程主要用在生产成本占次位以使风险最小的情况，并且该设计还用在不需要市场验证的系统当中。
客户拥有的工具(COT)[31]COT最普遍用于有上市时间要求的高性能产品的设计流程。在一个典型的COT流程中，系统企业直接与硅制造的纯铸造厂一起工作。COT流程一般指系统企业进行其设计，自始至终具有所有相关联的风险，一直到物理实现。该设计的结果GDSII表示，理论上，准备用于硅制造和封装。
已表明COT流程能生产最高性能和最小的芯片尺寸。相对于同等的ASIC，COT的数据通路(data pathways)较之有30％到50％的更快性能和25％-50％的更小晶片尺寸。从IC规范来讲，COT设计流程典型地包括RTL代码化、合成、静态时序分析和布局绕线这些步骤。对12至24个月的典型设计周期时间起重要和主要作用的因素，COT设计流程同样需要IP设计、获取、集成和平面布置这些步骤。
COT流程的最大优势是控制芯片设计人员唯一控制过程并自行决定工具、流程等。芯片设计人员完全控制时间表，并且可以在过程的任何阶段进行干预而不会浪费大量时间。相比较而言，在一个ASIC流程中，信息必须在不同的组织之间互换，且这种干预的时间选择和有效性是受ASIC出售商控制的。一旦初期投资到COT流程中，产量和周转时间会大大提高。COT流程的另一个显著的优势是所有的设计经验、IP和知识是内部拥用的。
伴随COT流程高回报的便是高风险。在COT流程中，正如ASIC流程一样，不能保证芯片设计和IP集成会在第一次硅片修正中适当地工作。这使系统企业面临巨额的财务风险和产品导入风险。在大多数情况下，为了使硅片适当地工作，系统企业必须重复IC设计1至3次，这增加了开发成本，并延迟了产品上市。通过COT流程开发IC的成本需要大量且昂贵的基础设施投资。控制端对端的流程需要更多的工具、人员和专家。还需要有广博的知识基础。因此，COT流程的缺点包括获取设计不同方面的知识，获取或开发所需IP，风险和成本管理，及对于概念和市场验证的支持不足，这导致更高的风险及可能需要多次的重新设计。

发明内容
本发明提供了一种新颖的设计平台，其解决了在次微米工艺和高级工艺中遇到的集成电路(IC)设计和制造问题。克服了与高级工艺相关联的设计和制造成本和风险问题，同时使得设计和验证周期最小化。
相应地，本发明的一个实施例是用于集成电路(IC)设计的系统。该系统包括至少一个由多个预制和预验证的功能模块组成的结构化多项目晶片(SMPW)，及一个结合了SMPW，且没有IP集成或没有平面布置需求的改进的(streamlined)IC设计流程。
本发明的另一个实施例是一个用在改进的集成电路(IC)设计过程中的组件架构。该组件架构包括多个以特定应用为目的的子模块。该架构被预制直到形成接触层，目的是允许用户根据其需求通过金属化来定制子模块并对其编程。在一种实现中，预定义的子模块是基于已容易地定义的标准。
本发明的另一实施例是一种用于设计集成电路(IC)的方法。提供多个结构化的多项目晶片(SMPW)。每个SMPW包括多个预制和预验证的功能模块。如果多个SMPW中的一个满足IC设计人员的需求，该方法就进入改进的设计流程和生产。或者，如果多个SMPW中的一个可以作为中间步骤使用，可用的SMPW组件就被提取出来用在COT设计流程中。最后，如果多个SMPW中没有一个满足IC设计人员的需求，也不能作为中间步骤使用，那么来自多个SMPW的任何可用IP被提取出来以用在COT流程设计。
本发明的另一实施例是一种辅助集成电路设计的方法。维护结构化多项目晶片(SMPW)的目录清单(inventory)，其中每个SMPW包括多个预制和预验证的功能模块。该方法进一步包括确定SMPW目录清单中是否有一个能满足用户全部的IC设计需求或是否可以作为用户IC设计过程中的中间步骤，例如市场/概念验证或IP验证，而且如果能，就将该SMPW提供给用户。
本发明各种不同的实施例相对于现有技术具有很多优势。优势一是成本降低。由于SMPW被多个用户使用，制造成本分摊，并且成本大大降低。另一优势是可利用来自同一源的验证的IP，允许所有IP的无缝集成。另一优势是无缝的市场和概念验证、产品及风险降低。另一优势是由铸造厂频繁制造创造性的SMPW导致产量提高。另一优势是由于众多用户广泛使用和验证在SMPW内的IP，消除了风险。另一优势是定制的SMPW小芯片的组装和封装的灵活性，满足不同的系统需求和成本结构(即引线接合、倒装片、BGA等)。另一优势是可以灵活使用不同的EDA工具集。
在研究下面的图及详细描述之后，本领域的技术人员会很明白本发明其它的系统、方法、特征和优势。打算将所有这样的附加系统、方法、特征和优势都包括在本描述中，在本发明的范围内，并且受附加权利要求的保护。


图中的各个组件并不一定成比例，而是将重点放在说明本发明的原理。在图中，相同参考数字标明贯穿不同图中的各相应部分。
图1是根据本发明的结构化多项目晶片(SMPW)的方框图。
图2是根据本发明IC设计方法的流程图。
图3是根据本发明的SMPW/COT设计方法的流程图。
图4是根据本发明的IP提取方法的流程图。
具体实施例方式本发明对于围绕复杂IC设计和制造的成本和风险问题，提供了一种革命性的方法——结构化多项目晶片(SMPW)。发明的SMPW包括多种预制和预验证的子模块。每个子模块针对一种特定的应用、功能或接口。
目前，主要的制造厂将多项目晶片(MPW或穿梭工具)作为测试工具提供给它们的客户层，其中制造成本由众多用户分摊，显著地降低了客户的制造成本。MPW或穿梭工具主要用于早期系统验证或作为风险降低工具。相比较而言，本发明的SMPW包括预定义的结构，该结构被预制直到形成了接触级，且允许进行定制用于特定应用。相对于MPW，由于被预制直到形成接触级，所以SMPW的制造时间大大减少。
根据本发明，SMPW 100的一个实现如图1所示。SMPW 100包括多个预建和预校验的子模块或针对特定应用的结构化阵列。在这方面，应该指出图1描述的特殊子模块仅用于说明目的，而且根据本发明的SMPW可能有不同于描述的子模块或除这些描述的子模块之外的子模块。
锁相环PLL子模块102包括多种金属可编程PLL。PLL专注于范围从100MHz到2GHz的频率，以及诸如时钟乘法、去偏移和扩频这样的应用。
动态链接库DLL子模块104包括多个主/从DLL。DLL专注于范围从100MHz到2GHz的频率，以及诸如提供接口定时这样的应用。
输入输出I/O子模块106包括金属可编程(metalprogrammable)I/O元件，其针对诸如LVDS、SSTL、DDRII、LVTTL等方面的应用和标准。
SOG子模块108是允许几百万个门的合成的门海模块。在一个实现中，SOG模块108包括标准的单元库，其用于工业标准COT流程中。
存储器模块110提供期望容量和形式的存储器。在一个实现中，存储器模块110被寄存器文件扩大。
联接子模块112提供高速的串行和/或并行联接。例子包括Hypertransport、SDRAM(同步动态随机存取存储器)和SPI4-2(串行外围接口4-2)。
再次说明，SMPW不局限于上述子模块，如图1中标出的，可包含附加的功能子模块114。SMPW可能包括，例如，微处理器内核和用于实现总线功能的模块。在SMPW 100中使用的特殊子模块依赖于正在专注的市场部分(即消费者，无线等)。
PLL、DLL、I/O元件和其它功能模块的结合允许终端用户制造满足广泛市场需求的应用特定的IC，而无需牺牲性能。与软件IP公司的合作会使预定义的功能模块更容易满足客户需要，如存储器接口和控制器、处理器、物理和联接层等。
SMPW 100被预制直到形成接触层，目的是使终端用户通过金属化根据其需求定制和编程芯片的不同部分。这使得设计和制造周期，及模具成本最小化。如果预定义的SMPW满足用户的所有需求，它便可以直接进入生产(见以下的讨论，图2的步骤206)。如果SMPW用于概念或IP验证的中间步骤，所有的模块都相同且可作为标准COT流程中的IP模块获得(见以下讨论，图2的步骤208和步骤210)。因为只需要部分加工步骤(金属化(metal up))，而且成本是由几个使用特定SMPW的客户共同分摊的，所以使用SMPW进行设计和重新设计是低成本高效的。
终端用户花费中常被忽略的一个重要项是封装设计。根据本发明，每一个SMPW可通过选择组装和封装完成。因此，封装是灵活的，且可能受系统需求和成本结构的支配。封装选择包括但是不限于，引线接合、倒装片、BGA、塑料和陶瓷。
图2是根据本发明的IC设计方法200的流程图。步骤202和204涉及IC定义和过程选择。在步骤206中，确定现有的SMPW是否满足用户在IC性能和特征集的所有需求。如果现有的SMPW满足需求，该方法可以无缝地直接进入SMPW/COT设计流程300和实际的芯片生产，见图3的详细描述。
如果没有现有的SMPW满足用户的所有需求，步骤208和210会询问是否现有的SMPW可以作为概念/市场/IP验证的中间步骤。在步骤208中，确定现有的SMPW是否可以在概念或市场验证中起作用。在步骤210中，确定现有的SMPW是否可以作为IP源和/或风险减少工具。如果对这两个问题的回答有一个是肯定的，该方法就可以进入到SMPW/COT设计流程300(图3)和用于概念/市场验证的样本生产或作为IP源。
本发明的主要优势在于，在SMPW满足需求或能够作为面向市场/概念验证的中间步骤，或作为IP源的情况下，可用的SMPW组件(多个)就可用在改进的SMPW/COT设计流程中。改进的SMPW/COT设计流程300在图3中描述。在步骤302中，需要按照图2中的流程200选择一个SMPW。RTL代码化、合成及静态时序分析分别在步骤304、306和308中执行。
在这结合点，本发明与典型COT设计流程的一个非常重要的区别是无需IP集成或平面布置。IP已经集成到SMPW中，而且，当然对SMPW的平面布置已经完成。在典型的COT设计流程中(开始于IC规范，而非SMPW)，除了RTL代码化、合成和静态时序分析外，需要进行IP集成和平面布置。由于这个原因，本发明的SMPW/COT设计流程时间大大降低到1至3个月，而典型的COT设计流程为12至24个月。
如果在此处(步骤310)不满足规范，就进行进一步的RTL代码化和合成。否则，如果满足规范，流程就进入到在步骤312中添加其它任何选定的IP，(由SMPW持有者/铸造厂预验证)，然后转到步骤314中的布局绕线、集成；及静态和动态时序分析。再一次地，确定规范是否已经得到满足(步骤316)。如果已满足，流程终结于步骤318中的数据准备(“下单”)，然后可进行IC生产。如果不满足规范，就执行进一步的RTL代码化(步骤304)和在场优化(in-placeoptimization)(步骤320)，直到满足规范为止。
关于图3，应该指出，IP选择(步骤312)在逻辑上可以在RTL代码化、合成和静态时序分析(步骤304到308)之前进行。同样需要指出的是适合的设计工具可能将合成、静态时序分析和布局绕线步骤合并到单一的物理合成步骤中。
返回图2，如果没有现有的SMPW满足需求(步骤206)，且没有现有的SMPW可用作概念/市场验证(步骤208)的中间步骤或用作IP源(步骤210)，那么在生产IC时，客户将需要遵循一种典型且较长的COT设计流程。然而，即使在这种情况下，仍可以从SMPW制造商提取有用的IP。相应地，在步骤400，确定是否可以从SMPW知识库的铸造厂或其它拥有者那里提取有用的IP。涉及IP提取的步骤在图4中进行了描述。在步骤402中，用户评价SMPW拥有者的IP组合。在步骤404中选择有用的IP模块，然后铸造厂或SMPW/IP拥有者在步骤406中联系硅验证的现货IP发送。然后，用户可将提取的IP用于典型的COT设计流程212，并且可以生产IC。
最后，应该注意是，即使没有现有的SMPW满足用户的需求，也不能作为中间步骤而被认为是有用的，就可为用户创建一种新的SMPW。该新的SMPW会成为SMPW目录清单的一部分，可供未来用户使用。
因此，SMPW有效地解决了多个市场需求缩短了上市时间；提供了概念验证；降低了风险和成本；使得制造和产量问题最少；消除了IP获取和质量问题。由于设计成本可以在多个用户之间分摊，终端用户只支付一部分制造费用便可以得到整个设计的多个预定义和预制的结构化阵列。有权使用多种功能子模块就不需要IP获取和验证。金属可编程性允许快速的周转时间(上市时间)且提供了概念验证的方法，同时也可在开发周期中领先(head start)。终端用户可以早期接触到用于系统定义和设计的硅。本发明提供的概念验证的加速途径对于寻求筹措资金的终端用户是非常重要的。
重要的是，还提供附加优势无缝过渡到COT流程。由于用户可能需要的所有子模块可以在SMPW和标准的COT流程支持中得到，所以可以无缝过渡到COT流程，这点与每个FPGA/SA提供的局限于各自的工具流程和可编程性的特定和特殊功能相反。所有的构建模块都被容易地验证，减少了风险，避免了重新设计的大量花费。无缝过渡到COT流程克服了和FPGA/SA流程关联的缺点实现了批量生产；使得产量问题、产品风险和成本最小；以及消除了模拟/数字集成问题。
这个发明的设计平台为模拟IP领域提供了一种完全的“即插即用”概念，创建了新的增长途径和未开发的市场。重点应该放到设计和制造，而不是IP上。不依赖外部的IP出售商，铸造厂保持SMPW的目录清单(其持有IP)，并且能够解决诸如产量这样的任何制造问题。由于SMPW将由制造商持有和控制，制造商可以控制过程并且确保高质量、减少的价格结构，并且消除影响IP质量和可靠性的价格侵蚀问题。本发明的设计平台致力于解决和IC设计和制造关联的诸多问题，并且将允许分段的IC工业的合并。
已经对本发明的各种实施例进行了描述，对本领域的普通技术人员明显的是，在本发明的范围内的更多的实施例和实现是可行的。
权利要求
1.一种用于集成电路IC设计的系统，该系统包含至少一个结构化的多项目晶片SMPW，其包括多个预制和预验证的功能模块；和一种改进的IC设计流程，该流程将SMPW合并于其中，并且没有知识产权IP集成或平面布置需求。
2.根据权利要求1所述的系统，其中所述SMPW的功能模块包括结构化阵列。
3.根据权利要求1所述的系统，其中所述SMPW被预制直到形成接触层，以便用户可以根据其需求定制和编程所述SMPW的不同模块。
4.根据权利要求1所述的系统，其中所述IC设计流程具有大约1至3个月的周期时间。
5.根据权利要求1所述的系统，其中所述功能模块是从一组中选择的，该组包括金属可编程的锁相环；主/从动态链接库；金属可编程的输入/输出元件；门海；存储器；和高速串行联接。
6.一种用于改进的集成电路IC设计过程中的组件架构，包括目标针对特定应用的多个子模块，其中所述架构被预制直到形成接触层，从而允许用户通过金属化根据其需求定制所述子模块并对其编程。
7.根据权利要求6所述的组件架构，其中所述子模块是结构化阵列。
8.根据权利要求6所述的组件架构，其中，所述子模块是从一个组中选择的，该组包括金属可编程的锁相环；主/从动态链接库；金属可编程的输入/输出元件；门海；存储器；和高速串行联接。
9.一种用于设计集成电路IC方法，其包括提供多个结构化多项目晶片SMPW，每个SMPW包括多个预制和预验证的功能模块；如果所述多个SMPW中的一个满足IC设计人员的需求，就进行到改进的设计流程和生产；如果所述多个SMPW中的一个可作为中间步骤使用，就提取可用的SMPW组件(多个)用于正常的客户拥有的工具COT流程；且如果所述多个SMPW中的一个不满足用户的需求，且不能作为中间步骤使用，就从所述多个SMPW中提取任何有用的知识产权用于正常的COT流程。
10.根据权利要求9所述的方法，其中所述改进的设计流程的周期时间为1至3个月，且其中所述的正常COT设计流程有12至24个月的周期时间。
11.一种用于辅助集成电路设计的方法，其包括维护结构化多项目晶片SMPW的目录清单，每个SMPW包含多个预制和预验证的功能模块。
12.根据权利要求11所述的方法，其中所述功能模块是根据用户的特定需求金属可编程的。
13.根据权利要求11所述的方法，进一步包括确定SMPW的目录清单中之一是否能满足用户所有的IC设计需求或能够作为用户的IC设计过程的中间步骤起作用，如作为市场/概念验证或知识产权IP验证。
14.根据权利要求13所述的方法，进一步包括确定任何对用户需求有用的IP是否包含在所述SMPW的目录清单中。
15.根据权利要求11所述的方法，进一步包括通过在多个用户中共享SMPW来减少用户的制造成本。
16.根据权利要求11所述的方法，进一步包括维护验证的IP库，其收录在所述SMPW的目录清单中。
17.根据权利要求16所述的方法，进一步包括从来自可编程逻辑的所述验证的IP库中转移IP组件，用于COT流程中。
18.根据权利要求11所述的方法，进一步包括利用所述SMPW的目录清单来帮助转移到COT流程。
19.根据权利要求11所述的方法，进一步包括为SMPW用户提供多种封装与组装选择。
20.根据权利要求19所述的方法，其中所述封装和组装选择是从一个包括引线接合、倒装片法、球栅阵列BGA、塑料和陶瓷的组中选出的。
全文摘要
一种用于集成电路(IC)设计的系统。一种结构化的多项目晶片(SMPW)5包括多个预制和预验证的功能模块。SMPW被预制直到形成接触层，以便用户根据其需求对SMPW的不同模块进行定制和编程。SMPW供应者维护SMPW的目录清单。如果SMPW中有一个能满足用户所有的IC设计需求，或者可以作为用户IC设计过程的一个中间步骤，例如10作为市场/概念验证或IP验证，该SMPW就可提供给用户。用户然后就能使用改进的设计流程直接进入生产，该流程的周期时间非常短，为1至3个月。否则，用户就使用周期时间长得多的常规设计流程进入生产。
文档编号G06F17/50GK1934571SQ200580009618
公开日2007年3月21日 申请日期2005年2月25日 优先权日2004年2月27日
发明者B·梅尔克霍斯阿威, D·J·伍德 申请人:快桥有限责任公司