专利名称：快速傅立叶变换结构的制作方法
技术领域：
本发明涉及一种用于执行快速傅立叶变换的方法和设备。该方 法和设备还适于执行诸如快速傅立叶逆变换的相关操作。
背景技术：
快速傅立叶变换和快速傅立叶逆变换操作广泛用于信号处理应
用，例如，数字通信系统，该数字通信系统包括诸如包括IEEE802.il 族通信系统的OFDM通信系统和OFDM超宽带(UWB)通信系统的 无线通信系统。
US专利No.6,098,088公开了一种基于radix22单一通道延迟反 馈(R22SDF)结构的快速傅立叶变换处理器结构。输入数据施加到 一系列的蝶装置对，其中，每对蝶装置包括第一类型的蝶和第二类型 的蝶，该第一类型的蝶和第二类型的蝶均具有从其输出到其输入的反 馈通道。直到到达该系列的蝶装置对的末端，每对中的第二蝶的输出 才在乘法器输出施加到下一个对中的第一蝶之前施加到乘法器。
为了能够在诸如OFDM超宽带(UWB)通信系统的数据通信系 统中使用快速傅立叶变换处理器，该处理器必须能够处理高数据率。 此外，该处理器的硬件成本是一个重要因素。
发明内容
根据本发明的第一方面，提供了一种用于执行快速傅立叶变换
操作的设备，所述设备包括
输入端，用于接收输入数据；
多个第一数据处理通道，所述每个第一数据处理通道适用于执 行所述快速傅立叶变换操作，并且每个第一数据处理通道连接到所述 输入端从而使输入数据被施加到所述数据处理通道之一；第一数据调度器，其连接来接收来自所述多个第一数据处理通 道的每个的输出；以及
至少一个另外快速傅立叶变换处理器级，包括多个第二数据处 理通道，
其中，所述第一数据调度器适用于把输入从所述多个第一数据 处理通道的每个的输出端提供到所述另外快速傅立叶变换处理器级 的所述多个第二数据处理通道的每个。
这样的优点在于并行结构允许实现高数据处理率，而不需要 相应增加处理器的硬件成本。
根据本发明的第一方面，提供了一种用于执行快速傅立叶变换 操作的设备，所述设备包括
输入端，用于接收输入数据；
数据处理通道，适用于执行所述快速傅立叶变换操作并且连接 到所述输入端从而使输入数据施加到所述数据处理通道；
其中，所述数据处理通道包括多个蝶电路以及用于接收来自所 述蝶电路的输出的对应的多个乘法器，并且其中，所述乘法器的每个 包括流水线CSD乘法器。
这允许实现高数据处理率，而不需要相应增加处理器的硬件成
本。
为了理解本发明，现将附图仅作为示例进行参考，其中
图1是示意性框图，示出了根据本发明的第一方面的快速傅立
叶变换处理器的结构。
图2示出了用在图1的处理器中的时钟信号。
图3是图1的处理器中的乘法器的示意性表示。
图4示出了将数据输入图1中的处理器的方法。
图5是示出了图1中的处理器中的数据调度器的结构的示意性框图。
图6是图5中的数据调度器中的地址生成器的操作的示意性表不0
图7示出了图5中的数据调度器的操作。
图8是示出了根据本发明的第一方面的另一种快速傅立叶变换
处理器的结构的示意性框图。
图9示出了根据本发明的另一种快速傅立叶变换处理器的结构 的示意性框图。
具体实施例方式
图1示出了快速傅立叶变换处理器10。在输入线12上接收输入数 据Dataln，其数据率对应于时钟信号Clk的频率。输入数据在四个数据 处理通道14p 142、 143和144之间进行划分。由于这四个数据处理通道 14j、 142、 143和144实质相同，所以下面将仅仅详细描述第一数据处理 通道141D与第一数据处理通道14i的特征相同的第二、第三和第四数据 处理通道142、 143和144的对应特征在图1中由具有关于数据处理通道 的编号的下标的相同参考标号进行标识。
尽管本发明的这个实施例具有四个并行数据处理通道，但是应该明 白，按照需求能够使用其它次数的并行处理。
尽管本发明的这个示出实施例显示了 N=128的处理器，但是应该 明白，相同原理可以应用到其它大小的处理器。
接收到的输入数据的数据字在四个数据处理通道"i、 142、 143和 144之间进行划分，下面将更加详细地对其进行描述。由四个不同时钟 信号Clk!、 Clk2、 Clk3和Clk4分别对四个数据处理通道14" 142、 143 和144提供时钟。
在第一数据处理通道中接收到的数据施加到第一类型的第一蝶 16P十六字反馈寄存器18i连接在第一蝶16i的输出端和输入端。由于 存在四个数据处理通道，所以第一蝶和反馈寄存器的所需大小是FFT处 理器的大小的八分之一而不是在不带并行数据处理通道的结构中的该 大小的一半。因此，N-128的八分之一需要一个蝶和十六字的反馈寄存 器。
来自第一类型的第一蝶16i的输出数据被施加到第二类型的第一蝶2(h，八字反馈寄存器22i连接在第一蝶20i的输出端和输入端之间。
第一和第二类型的蝶的结构和操作对本领域技术人员是公知的，并 将进行更加详细的描述。应该注意到，第一数据处理通道14i形成 radix-2Z单一通道延迟反馈(R22SDF)快速傅立叶处理器结构。
来自第二类型的第一蝶2(^的输出数据被施加到基于时钟信号C11^ 进行操作的第一标准有符号数字量(CSD)乘法器241Q其它三个数据 处理通道142、 143、 144中的标准有符号数字量(CSD)乘法器242、 243 和244分别基于时钟信号Clk2、 Clk3和Clk4操作。
图2示出了各个时钟信号Clk、 Cllq、 Clk2、 Clk3和Clk4之间的关 系。具体地讲，时钟信号Clld、 Clk2、 Clk3和Clk4每个包含时钟信号Clk 的频率的四分之一的脉冲。更具体地讲，时钟信号Cllq包含对应于时钟
信号Clk中每第四个脉冲的脉冲，时钟信号Clk2包含对应于时钟信号
Clk中每第四个脉冲的脉冲，但是与Cll^中的脉冲相比延迟了一个脉冲，
时钟信号Clk3包含对应于时钟信号Clk中每第四个脉冲的脉冲，但是与 Clk2中的脉冲相比延迟了一个脉冲，时钟信号Clk4包含对应于时钟信号 Clk中每第四个脉冲的脉冲，但是与Clk3中的脉冲相比延迟了一个脉冲。
图3示意性示出了 CSD乘法器的结构。具体地讲，来自相关蝶的 输入数据被施加到数据预处理块70，然后施加到第一级加法器/减法器 72。本领域技术人员应该明白，CSD乘法器通过适合的加法/减法以及 移位操作来实现期望的乘法。CSD乘法器中的级数取决于数据字的大 小。图3示出了具有K个级的CSD乘法器，并且示出了最后传递到第 K级加法器/减法器74然后被输出到输出端的数据。CSD乘法器的结构 和操作对本领域技术人员是公知的并将不再详述。
第一 CSD乘法器的输出施加到第一类型的第二蝶26P四字反 馈寄存器28i连接在第二蝶26,的输出端和输入端之间。第一类型的第 二蝶26,的输出数据被施加到第二类型的第二蝶30p 二字反馈寄存器 32j连接在该第二蝶3(^的输出端和输入端之间。
第二类型的第二蝶30i的输出数据施加到基于时钟信号Cllq进行操 作的第二CSD乘法器34"另外三个数据处理通道14^ 142和143中的 CSD乘法器342、 343和344分别基于时钟信号Clk2、 Clk3和Clk4进行操作。图3示意性示出了 CSD乘法器的结构。
第二 CSD乘法器的输出数据施加到第二类型的第三蝶36,， 一 字反馈寄存器38,连接在第三蝶36i的输出端和输入端之间。应该注意 到，考虑到在这种情况下处理器的大小，在第二类型的第三蝶36!之前 不需要第一类型的蝶。
第二类型的第三蝶36,的输出数据施加到基于时钟信号Clki进行操 作的第三CSD乘法器40,。另外三个数据处理通道14,、 142和143中的 CSD乘法器402、 403和404分别基于时钟信号Clk2、 Clk3和Clk4操作。 图3示意性示出了 CSD乘法器的结构。
四个数据处理通道14" 142、 143和144中的第三CSD乘法器40p 402、 403和404的输出数据施加到基于时钟信号Clk进行操作的第一数 据调度器42。第一数据调度器42进行操作以确保数据以正确序列施加 到第一另外快速傅立叶变换处理器级44。
与由四个数据处理通道1^、 142、 143和144组成的初始化级中一 样，第一另外快速傅立叶变换处理器级44具有四个数据处理通道，其 中，每个数据处理通道分别包括第一类型的蝶46p 462、 463和464，分 别基于时钟信号Clki、Clk2、Clk3和Clk4进行操作的一字反馈寄存器48p 482、 483和484分别连接到蝶46p 462、 463和464的输出端和输入端之 间。
第一另外快速傅立叶变换处理器级44的输出数据施加到基于时钟 信号Clk进行操作的第二数据调度器50。第二数据调度器50进行操作 以确保数据以正确序列施加到第二另外快速傅立叶变换处理器级52。
第二另外快速傅立叶变换处理器级52具有四个数据处理通道，其 中，每个数据处理通道分别包括第一类型的蝶54^ 542、 543和544，分 别基于时钟信号Cllq、Clk2、Clk3和Clk4进行操作的一字反馈寄存器56^ 562、 563和564分别连接到第一类型的蝶54!、 542、 543和544的输出端 和输入端之间。
第二另外快速傅立叶变换处理器级52的输出数据施加到基于时钟 信号Clk进行操作的第三数据调度器58。尽管在本发明的此实施例中， 输出数据经由位反转缓冲器62进行施加，但是第三数据调度器58进行操作以确保数据以正确序列施加到输出线60。
如前所述，接收到的输入数据的数据采样在四个数据处理通道14j、 142、 143和144之间进行划分。
更具体地讲，接收到的输入数据的数据字在四个数据处理通道14p
142、 143和144之间以重复序列进行划分。例如，输入数据的每个块的 第一、第五、第九、第十三等字可以施加到第一数据处理通道1^，输 入数据的每个块的第二、第六、第十等字可以施加到第二数据处理通道 142，输入数据的每个块的第三、第七、第十一等字可以施加到第三数据 处理通道143，输入数据的每个块的第四、第八、第十二等字可以施加 到第四数据处理通道144。这几组字在数据处理通道中的分配方法对第 一数据调度器42的操作具有影响，这可在下文中明显看出。
图4示出了在N-8 FFT情况下的流程图。在第一级中有四个蝶形 操作(butlsl、 but2sl、 but3sl、 but4sl)，在第二级中有四个蝶形操作(butls2、 but2s2、 but3s2、 but4s2)，在第三级中有四个蝶形操作(butls3、 but2s3、 but3s3、 but4s3)。如果这个处理器根据本发明采用两个并行数据处理通 道来实现， 一个可能性为将每级的第一和第三操作(butlsl、 but3sl; butls2、 but3s2; butls3、 but3s3)调度到第一通道，以及将第二和第四操 作(but2sl、 but4sl; but2s2、 but4s2; but2s3、 but4s3)调度到第二通道。
图5是示意框图，更加详细示出了数据调度器42、 50和58的每个 的结构。这些数据调度器42、 50和58的功能为使得从前一级输出的数 据以正确序列呈现给下一个蝶级(在头两个数据调度器42和50的情况 下)或者呈现给位反转缓冲器(在第三数据调度器58的情况下)。
来自前一级的四个并行数据处理通道的输入数据施加到第一复用 器90。基于来自2位计数器92的输入，四个输入字之一施加到第一去 复用器94。基于来自地址发生器96的输入，施加到第一去复用器94 的字传递到四个寄存器(D0)98,(D1)100，(D2)102,(D3)104之一。
存储在四个寄存器98、 100、 102和104中的值施加到第二复用器 106。基于来自地址发生器96的输入，四个输入字之一施加到第二去复 用器108。基于来自2位计数器92的输入，施加到第二去复用器108 的字在四个输出线110、 112、 114和116之一上进行传递，这四个输出线110、 112、 114和116用作对下一个数据处理级的输入。
然而，在第三数据调度器58的情况下，其中第三数据调度器58
将其输出传递到位反转缓冲器62，根据数据处理通道与位反转缓冲器
62之间的协议接口，可以不需要第二去复用器108。
2位计数器92用来依次对传入自前一级的四个数据处理通道的数
据字提供时钟，并且依次对传出至下一级的四个数据处理通道的数据字
提供时钟。寄存器98、 100、 102和104存储经由第一复用器90传入的
己经提供时钟的数据字。
即使期望序列与接收数据字的序列不同，地址发生器96也进行操
作来为数据字提供时钟从而使其以正确的期望序列从数据调度器中传出。
为此，由地址发生器96产生的地址序列使得数据字以特定的方式 存储在寄存器98、 100、 102和104中。在此示例中，由地址发生器96 产生的每个地址用于控制第一去复用器94和第二复用器106。即，由于 一个数据字通过第一去复用器94存储在某一寄存器中，第二复用器106 从该寄存器选择先前存储的数据字以进行输出。
本发明的替代实施例也是可行的，其中，地址发生器96产生不同 的地址序列以控制第一去复用器94和第二复用器106，尽管这些可能会 需要使用更多寄存器来存储数据字。
已经发现在初始化周期以后，所需的地址序列是周期性的，该周 期长度为四个时钟循环的若干倍(在此示例中存在四个并行数据处理通 道)。图6示出了周期长度为十六个时钟循环的例子。因此，从地址发 生器96输出的所需的地址序列包含四个循环的初始化块130，接着是分 别包括四个循环的另外四个块132、 134、 136和138。在第四个块138 以后，该序列返回到第一个块132。
图7示出了在图1示出的本发明实施例中的数据调度器42特别是 其地址发生器96的操作。具体地讲，在数据调度器42的情况下，这需 要从四个数据处理通道以序列X()、 Xl、 x2、 x3、 x4、 x5、 X6、 X7来接收数 据字，并且以序列Xo、 X、X4、 X5、 X2、 X3、 X6、 X7来将输出提供到蝶46p
462、 463和464。图7(a)-(t)示出了每二十个时钟循环之后存储在四个寄存器98、 100、 102和104中的数据字。
因此，在第一循环内，地址发生器96产生指示寄存器(D0)98的地 址"0"，并且将接收到的序列中的第一数据字x。存储在DO中，如图 7(a)所示。在第二循环内，地址发生器96产生指示寄存器(D1)100的地 址"1"，并且将接收到的序列中的第二数据字&存储在寄存器D1中， 如图7(b)所示。因此，在四个循环的初始化以后，如图7(d)所示，首先
接收到的四个数据字X()、 Xl、 X2、 X3分别存储在四个寄存器中。
在第五循环内，如图7(e)所示，期望输出作为输出序列的第一数据 字的数据字xQ。地址发生器96因此产生指示寄存器(D0)98的地址"O"， 以其作为存储数据字的位置。此时，下一个接收到的数据字是接收到的 序列的第五数据字X4，并且被存储在寄存器(D0)98中。
相似地，在第六循环内，如图7(f)所示，期望输出数据字Xi作为输 出序列的第二数据字。地址发生器96因此产生指示寄存器(Dl)lOO的地 址"1"，以其作为存储数据字的位置。此时，下一个接收到的数据字 是接收到的序列的第六数据字X5，并且被存储在寄存器(Dl)lOO中。
该过程以这种方式继续，图7中的每个子图示出由地址发生器96 产生的地址、从该地址所指示的寄存器输出的数据字、以及寄存器 D0-D3的相应内容。在全部的二十个循环以后，即在四个初始化循环以 及另外十六个循环以后，寄存器D0-D3的内容已经返回到四个循环的初 始化以后的值。
这意味着所需的地址序列是周期性的，其周期为十六个循环。艮P， 从图7可以看出在四个循环的初始化中所需的地址是0123，在另外十 六个循环中是0101-2301-2323-0123。然后这十六个循环的地址序列将会 在每个后续的十六循环的块中重复。
在第二数据调度器50的情况下，需要以序列x。、 Xl、 x4、 x5、 x2、 x3、 X6、 X7从四个数据处理通道来接收数据字，并且以序列xo、 x2、 x4、 x6、 Xl、 x3、 x5、 X7将输出提供到蝶54i、 542、 543和544。通过计算机模 拟或通过人工计算，可以看出在地址为0123的初始化的四个循环以 后，所需的来自地址发生器96的地址序列是0022-1032-1133-0123。此 外，由此，所需的地址序列是周期性的，其周期为十六个循环。在第三数据调度器58的情况下，需要以序列x。、 x2、 x4、 x6、 Xl、
X3、 X5、 X7从四个数据处理通道接收数据字并且以序列Xo、 Xl、 X2、 X3、
x4、 x5、 x6、 X7将输出提供到位反转缓冲器58。此外，能够通过计算机 模拟或通过人工计算来确定所需的地址序列，并且在这种情况下，发现 所需的地址序列是周期性的，其周期为二十四个循环。更具体地讲，能 够确定在地址为0123的初始化的四个循环以后，所需的来自地址发生 器96的地址序列是0010-2130-2212-3102-3313-0123。
对这个例子己经给出了所需的地址序列。然而，当FFT处理器的 大小与示出的FFT处理器的大小不同时或者当存在多于或小于四个并 行数据处理通道时，所需的地址序列将不同。然而，在每个情况下，能 够根据需要推导出所需的地址序列以提供特定顺序的输出数据字。
因此，示出了一种具有高数据处理速率的FFT处理器，而不需要 大量的附加硬件资源。
本领域技术人员应该明白，通过加入用于结合输入采样和输出采样 的模块，根据本发明的FFT处理器结构能够用于快速傅立叶逆变换 (IFFT)处理器。
为了实现更高的数据处理速率，可以用流水线CSD乘法器替换图 1所示的CSD乘法器。图8由此示出了本发明的替代实施例。与图1中 的FFT处理器的部件相同的图8中的FFT处理器210的部件由相同参 考标号表示。
来自第二类型的第一蝶20^ 202、 203和204的输出数据分别施加 到分别基于时钟信号Clk,、 Clk2、 Clk3、 Clk4进行操作的第一流水线CSD 乘法器152i、 1522、 1523、 1524。来自第二类型的第二蝶3(^、 302、 303、 304的输出数据分别施加到分别基于时钟信号Clkp Clk2、 Clk3、 Clk4进 行操作的第二流水线CSD乘法器154p 1542、 1543、 1544。来自第二类 型的第三蝶36" 362、 363、 364的输出数据分别施加到分别基于时钟信 号Clkp Clk2、 Clk3、 Clk4进行操作的第三流水线CSD乘法器156^ 1562、 1563、 1564。
每个流水线CSD乘法器的结构是本领域技术人员公知的类型。己 知，乘法器可以是位级或字级的流水线式。如果乘法器是字级的流水线式，则数据被寄存在每个级的输出端，从而临界通道能够固定在一个加 法器中。
在本发明的这个实施例中，由于数据调度器42、 50和58以高时钟 速度进行操作，所以如果必需或期望则它们可以是流水线式。
图9是示出了本发明的另一个实施例的示意性框图。与图1中的 FFT处理器的部件相同的图9中的FFT处理器220的部件由相同参考标 号表示。
在本发明的这个实施例中，输入数据Dataln以时钟信号Clk的频 率施加到1:4串行-并行转换器222。串行-并行转换器222获得接收到的 串行数据流，并且将其转换成四个并行数据流，该四个并行数据流然后 将施加到四个并行数据处理通道14i、 142、 143和144。然后，这些数据 以与图l所示的实施例相同的方式在这四个并行数据处理通道中进行处 理，除了每个CSD乘法器24t、 242、 243、 244基于相同时钟信号即频率 为时钟信号Clk频率四分之一 (1/4Clk)的时钟信号来操作以外。相似 地，其它的CSD乘法器34i、 342、 343、 344;叫、402、 403、 404也基 于相同的时钟信号1/4 Clk进行操作。
随后来自四个并行数据处理通道14,、 142、 143和144的输出施加 到第一数据调度器226。由于第一数据调度器226从均在相同时钟域中 进行操作的四个通道接收输入，所以与图1中的第一数据调度器42相 比较，第一数据调度器226能够被简化。数据调度器226包括四个寄存 器，并且允许输入数据存储在这些寄存器中，并且允许输入数据和存储 的数据被提供为输出数据。
以第一数据调度器226为例，在初始化期间，四个数据字xo、 Xl、
X2、 X3并行地从四个并行数据处理通道接收到，并且被存储在四个寄存 器中。在下一个时钟循环期间，接收到后面四个数据字X4、 x5、 x6、 x7。
为了获得所需的输出数据序列，两个新接收到的数据字X6、 X7被存储在
当前存储数据字xe、 A的两个寄存器中，同时其它两个新接收到的数据
字X4、 X5与数据字Xo、 Xi—起输出。
在下一个时钟循环期间，当接收到后面四个数据字X。、 Xl、 x2、 x3 时，将它们存储在四个寄存器中，同时输出当前存储的数据字X6、 X7、X2、 X3。然后重复此序列，从而可以看出输入数据序列Xo、 Xl、 X2、 X3、 X4、 X5、 X6、 X7被转换成期望的输出数据序列Xo、 Xl、 X4、 X5、 X2、
x3、 x6、 x7。在第二数据调度器228以及同样用作4:1并行-串行转换器 的块224的数据调度器部分中执行类似的操作，从而能够将数据以所需 形式施加到位反转缓冲器62。
因此系统220的操作实质上与图1所示的系统10的操作相同，除 了仅存在两个时钟域而非五个时钟域以外。
还能够对图8所示的结构进行相同的修改。即，通过将输入数据转 换成并行形式并且通过修改对照图9所述的数据调度器，流水线CSD 乘法器152i、 1522、 1523、 1524; 154" 1542、 1543、 1544; 156" 1562、 1563、 1564能够被允许基于公共时钟信号即时钟信号Clk的频率的四分 之一 (1/4Clk)进行操作。
由此所描述的FFT结构能够以高数据率处理输入数据，而不需要 大幅提高硬件成本。
权利要求
1.一种用于执行快速傅立叶变换操作的设备，所述设备包括输入端，用于接收输入数据；多个第一数据处理通道，所述每个第一数据处理通道适用于执行所述快速傅立叶变换操作，并且所述每个第一数据处理通道连接到所述输入端从而使输入数据被施加到所述数据处理通道之一；第一数据调度器，其连接来接收来自所述多个第一数据处理通道的每个的输出；以及至少一个另外快速傅立叶变换处理器级，包括多个第二数据处理通道，其中，所述第一数据调度器适用于将输入从所述多个第一数据处理通道的每个的输出端提供到所述另外快速傅立叶变换处理器级的所述第二数据处理通道的每个。
2. 如权利要求l所述的设备，其中所述第一数据处理通道的每个包括多个蝶电路以及用于接收来 自所述蝶电路的输出的对应的多个乘法器，并且其中， 所述设备包括多个数据调度器，所述数据调度器的数目对应于所述第一数据 处理通道的每个中的蝶电路和乘法器的数目；以及多个另外快速傅立叶变换处理器级，所述每个另外快速傅立叶 变换处理器级连接来从所述多个数据调度器的各自的一个接收输入 信号。
3. 如权利要求2所述的设备，其中，所述第一数据处理通道的 每个包括mdix2Z单一通道延迟反馈快速傅立叶变换处理器，其中， 所述多个蝶电路中的至少一个包括一对第一和第二蝶装置，其分别具有从所述蝶装置的输出端到 其输入端的反馈通道；以及乘法器，其连接来用于接收来自所述第二蝶装置的输出。
4. 如权利要求2或3所述的设备，其中，所述乘法器的每个包 括CSD乘法器。
5. 如权利要求4所述的设备，其中，所述乘法器的每个包括流 水线CSD乘法器。
6. 如权利要求1或2所述的设备，其中，所述数据调度器的每 个包括第一复用器，用于并行接收输入数据，并且用于提供第一复用 器输出数据；第一去复用器，用于接收所述第一复用器输出数据，并且用于 根据第一控制信号将所述接收到的第一复用器输出数据提供到多个寄存器；第二去复用器，用于并行提供输出数据；第二复用器，用于从所述多个寄存器接收数据，并且用于根据 第二控制信号将从所述多个寄存器接收到的数据提供到所述第二去 复用器；以及地址发生器，用于将所述第一控制信号提供到所述第一去复用 器，并且用于将所述第二控制信号提供到所述第二复用器，从而所述 输出数据格式与所述输入数据格式具有已知的关系。
7. 如任意前述权利要求所述的设备，包括串行-并行转换器， 所述串行-并行转换器用于接收输入串行数据并且将所述接收到的数 据并行地施加到所述多个第一数据处理通道。
8. 如任意前述权利要求所述的设备，其中，接收到的所述输入 数据的数据字以重复序列施加到所述多个第一数据处理通道。
全文摘要
一种具有并行数据处理通道的快速傅立叶变换结构。输入数据以重复序列施加到并行数据处理通道并且在这些通道中进行处理。数据定序器用于将这些来自数据处理通道的输出组合成所需序列。
文档编号G06F17/14GK101617306SQ200680012012
公开日2009年12月30日 申请日期2006年4月11日 优先权日2005年4月12日
发明者普天岩, 杰尔姆·塔加, 磊 毕 申请人:Nxp股份有限公司