专利名称：一种外部存储器控制器时序配置的装置及方法
技术领域：
本发明涉及电子技术领域，尤其涉及一种外部存储器控制器时序配置的装置及方法。
背景技术：
外部存储器控制器作为一种通用的存储接口，适用于控制各种类似于异步memory(存储器)接口的各种存储器件的读写操作。
在对其读写操作进行控制时，通常使用的控制信号有输出使能信号(OEN)、写使能信号(WEN)以及片选信号(CS)，现有技术中提供的生成OEN或WEN的控制参数多为写使能延迟参数或输出使能延迟参数，其中，写使能延迟参数为写使能信号有效的时间起点相对于CS有效的时间延迟，输出使能延迟参数为输出使能信号有效的时间起点相对于CS有效的时间延迟；对写使能信号或输出使能信号的无效时间并没有限定，由于不同存储器对操作时序的要求不同，如可能在CS信号无效之前OEN信号应该提前若干周期无效，这样可能导致对外部存储器的操作时序不符合系统要求，使得根据写使能延迟参数或输出使能延迟参数生成的写使能信号或输出使能信号不稳定或控制信号(包括写使能信号或输出使能信号)生成延时，影响对当前存储器的控制；另外，由于可配置的参数范围太小，使得时序配置不够灵活，导致对写使能信号或输出使能信号的控制单一，如写使能信号总是相对于CS锁存输出时钟的下降沿输出。
再有，根据现有技术方案，不能对显示屏幕模块(如color LCD控制模块)进行控制，使得存储器不能配合显示屏幕有效工作，为控制存储器的操作带来一定的困难。
从上述内容可以看出，现有技术方案存在如下缺陷对写使能信号或输出使能信号的有效控制不全面，导致对外部存储器的操作时序不满足时序要求，造成写使能信号或输出使能信号不稳定或控制信号(包括写使能信号或输出使能信号)的生成延时，影响对当前存储器的控制；时序配置不够灵活，对写使能信号或输出使能信号的控制单一；存储器不能配合显示屏幕专有模块工作，为控制存储器的操作带来困难。
发明内容
本发明的实施例提供了一种外部存储器控制器时序配置的装置及方法，解决了现有技术中存在的对写使能信号或输出使能信号的有效控制不全面，导致对外部存储器的操作时序不满足时序要求，以及时序配置不够灵活，对写使能信号或输出使能信号的控制单一的缺陷。
本发明的实施例是通过以下技术方案实现一种外部存储器控制器时序配置的装置，包括配置寄存器接口模块，用于根据当前存储器的参数，配置生成控制信号的提前无效参数和控制参数，以及片选信号；时序控制模块，用于根据所述控制信号的提前无效参数和控制参数，以片选信号为基准生成控制信号；所述控制信号包括写使能信号和/或输出使能信号。
一种外部存储器控制器时序配置的方法，包括
根据当前存储器的参数，生成控制信号的提前无效参数和控制参数，以及片选信号；根据所述控制信号的提前无效参数和控制参数，以片选信号为基准生成控制信号；所述控制信号包括写使能信号和/或输出使能信号。
由上述本发明的实施例提供的技术方案可以看出，本发明的实施例提供了一种外部存储器控制器时序配置的装置及方法，避免了对写使能信号或输出使能信号的有效控制不全面，以及外部存储器的时序要求不符合系统要求，造成写使能信号或输出使能信号不稳定或控制信号(包括写使能信号或输出使能信号)生成延时，影响对当前存储器的控制的问题，从而达到灵活配置外部存储器控制器时序，灵活控制控制信号的生成。
图1为本发明的实施例提供的外部存储器控制器时序配置的装置的结构示意图；图2为本发明实施例提供的外部存储器控制器的结构示意框图；图3为本发明实施例提供的时序控制模块生成输出使能控制信号的时序示意图；图4为本发明实施例提供的时序控制模块生成写使能控制信号的时序示意图；图5为本发明实施例提供的时序控制模块生成屏幕显示控制信号的时序示意图。
具体实施例方式
本发明的实施例提供了一种外部存储器控制器时序配置的装置，其结构示意图如图1所示，图1为本发明的实施例提供的外部存储器控制器时序配置的装置的结构示意图，包括配置寄存器接口模块和时序控制模块；所述配置寄存器接口模块，用于根据当前存储器的参数，配置生成控制信号的提前无效参数和控制参数，以及CS信号；所述时序控制模块，用于根据接收到的控制信号的提前无效参数和控制参数，以CS信号为基准生成控制信号；所述控制信号包括写使能信号和/或输出使能信号。
所述配置寄存器接口模块包括提前无效参数生成模块、控制参数生成模块和片选信号生成模块，其中提前无效参数生成模块，用于根据当前存储器的参数，配置生成控制信号的提前无效参数；控制参数生成模块，用于根据当前存储器的参数，配置生成控制信号的控制参数；所述控制参数至少包括有效延时参数和边沿控制参数；片选信号生成模块，用于生成CS(片选)信号；可以通过配置CS信号的有效时间窗的长度以及相邻两个CS信号有效时间窗之间的时间间隔，并根据CS信号的有效时间窗的长度以及相邻两个CS信号有效时间窗之间的时间间隔，生成CS信号。
所述时序控制模块包括写使能信号生成模块、输出使能信号生成模块，其中，所述写使能信号生成模块，用于根据所述有效延时参数、所述边沿控制参数和所述提前无效参数，以CS信号为基准生成写使能信号；所述输出使能信号生成模块，用于根据所述有效延时参数和所述提前无效参数，以CS信号为基准生成输出使能信号。
所述控制参数至少还包括屏幕显示控制信号的控制参数；所述时序控制模块还可以包括屏幕显示控制信号模块；所述屏幕显示控制信号模块，用于根据所述屏幕显示控制信号的控制参数，以CS信号为基准生成屏幕显示控制信号。所述屏幕显示控制信号为在显示器上显示当前存储器的数据的控制信号。
这里需要说明的是，所述控制信号(包括输出使能信号和/或写使能信号)的提前无效参数可以通过软件配置硬件参数获得，控制信号的控制参数也可以通过软件配置硬件参数获得；上述内容中的控制信号的有效延时参数可以为控制信号的提前有效参数，也可以为控制信号的滞后有效参数。
为了便于理解本发明的实施例提供的技术方案，下面将结合具体的实施例说明本发明的实施例提供的技术方案，其结构示意框图如图2所示在该实施例中，本发明所述的装置(即EMI模块)包括配置寄存器接口模块(AHB_REG_IF)和时序控制模块(Delay timer)；配置寄存器接口模块用于根据当前存储器的参数，生成时序控制所需要的延迟参数，所述延迟参数包括控制信号的控制参数、控制信号的提前无效参数和CS信号，所述控制参数至少包括控制信号的有效延时参数和边沿控制参数，所述控制参数还可以包括屏幕显示控制信号的控制参数；所述控制信号包括写使能信号和/或输出使能信号，所述屏幕显示控制信号的控制参数包括屏幕显示控制信号上升延迟参数和屏幕显示控制信号下降延迟参数；向时序控制模块传递所述延迟参数；在这个实施例中，通过配置片选CS信号的有效时间窗的长度以及相邻两个CS信号有效时间窗之间的时间间隔，并根据CS信号的有效时间窗的长度以及相邻两个CS信号有效时间窗之间的时间间隔，生成CS信号。
时序控制模块用于根据配置寄存器接口模块向其传递的延迟参数，生成对当前存储器进行控制的写使能信号(WEN)和/或输出使能信号(OEN)，同时也可以根据配置寄存器接口模块传递的延迟参数，生成屏幕显示控制信号。
时序控制模块包括写使能信号生成模块、输出使能信号生成模块和屏幕显示控制信号生成模块；写使能信号生成模块，用于根据其接收到的写使能信号的提前无效参数、写使能信号的提前有效参数以及写使能信号的边沿控制参数，以CS信号为基准(如以CS有效时间窗的起点为写使能信号的起点)生成写使能信号，所述写使能信号的提前无效参数由配置寄存器模块中的提前无效参数生成模块生成，所述写使能信号的提前有效参数由配置寄存器模块中的控制参数生成模块生成，所述写使能信号的边沿控制参数也由配置寄存器模块中的控制参数生成模块生成；写使能信号生成模块将其生成写使能信号直接输出至管脚(PAD或Pin)，供外部存储器使用；输出使能信号生成模块用于根据其接收到的输出使能信号的提前无效参数和输出使能信号的提前有效参数，以CS信号为基准(如以CS有效时间窗的起点为输出使能信号的起点)生成输出使能信号，所述输出使能信号的提前无效参数由配置寄存器模块中的提前无效参数生成模块生成，所述输出使能信号的提前有效参数由配置寄存器模块中的控制参数生成模块生成；输出使能信号生成模块将其生成输出使能信号直接输出至管脚(PAD或Pin)，供外部存储器使用；屏幕显示控制信号生成模块用于根据其接收到的屏幕显示控制信号的控制参数生成屏幕显示控制信号，该实施例中，所述屏幕显示控制信号的控制参数包括屏幕控制信号上升延迟参数和屏幕显示控制信号下降延迟参数，系统通过屏幕显示控制信号即可将对外部存储器的控制扩展到显示控制；屏幕显示控制信号生成模块将其生成的屏幕显示控制信号直接输出至管脚(PAD或Pin)，供外部存储器使用。
本发明的实施例还提供了一种外部存储器控制器时序配置的方法，所述方法的技术方案包括根据当前存储器的参数，生成控制信号的提前无效参数和控制参数，以及CS信号；所述控制参数至少包括控制信号的有效延时参数和边沿控制参数；可以通过配置CS信号的有效时间窗的长度以及相邻两个CS信号有效时间窗之间的时间间隔，并根据CS信号的有效时间窗的长度以及相邻两个CS信号有效时间窗之间的时间间隔，生成CS信号。
根据接收到的控制信号的提前无效参数和控制参数，以CS信号为基准生成控制信号；所述控制信号包括输出使能信号和/或写使能信号。根据所述有效延时参数、边沿控制参数和提前无效参数，以以CS信号为基准生成写使能信号；根据所述有效延时参数和所述提前无效参数，以CS信号为基准生成输出使能信号。所述控制参数至少还包括屏幕显示控制信号的控制参数；根据所述屏幕显示控制信号的控制参数，以CS信号为基准生成屏幕显示控制信号。
接下来对根据所述方法生成输出使能信号、写使能信号和屏幕显示控制信号的具体步骤进行说明首先，结合图3对生成输出使能控制信号OEN的时序进行说明；图3中HCLK表示的是总线时钟信号，EMI-CS表示的是EMI的片选信号，EMI-OEN表示的是EMI输出的输出使能信号，Tcycle表示的是总线时钟周期，Tcsvr表示的是总线读访问等待周期的时间，Tturnaround表示的是外部存储器操作Tturnaround的时间，Tcsrd表示的是EMI-CS有效到EMI-OEN有效的延迟时间，Trdcs表示的是EMI-OEN无效到EMI-CS无效的提前时间，Toed表示的是从Toed这个时刻开始EMI-OEN有效直至Toeid，Toeid表示的是从Toeid这个时刻开始EMI-OEN无效直至下一个Toed时刻；当EMI-CS下降沿到来时，EMI-CS有效，经过Tcsrd，时钟信号的上升沿触发EMI-OEN有效，即EMI-OEN下降沿到来时有效；在EMI-CS的上升沿到来之前的Trdcs时刻，时钟信号的上升沿触发EMI-OEN无效，即EMI-OEN上升沿到来时无效；
由此可知，EMI-OEN是根据EMI-CS、Tcsrd以及Trdcs生成，因为有Tcsrd以及Trdcs这两个参数的精确控制，而且Tcsrd以及Trdcs这两个参数可以随时根据需要进行配置，不仅可以准确地生成EMI-OEN，同时也提高了时序配置的灵活性，增加了生成EMI-OEN的灵活性；这里需要说明的是Tcsrd以及Trdcs也可以由EMI-OEN有效相对于EMI-CS无效的时间参数或EMI-OEN无效相对于EMI-CS有效的时间参数来代替，同样可以起到与Tcsrd以及Trdcs相同的作用。
接下来，结合图4对生成写使能信号WEN的时序进行说明；图4中HCLK表示的是总线时钟信号，EMI-CS表示的是EMI的片选信号，EMI-WEN表示的是EMI输出的写使能信号，Tcycle表示的是总线时钟周期，Tcsvw表示的是总线写访问等待周期(这里说的周期指的是总线时钟周期，即Tcycle)的数目，Tcd表示的是EMI-CS有效的输出延迟时间，Tcid表示的是EMI-CS无效的输出延迟时间，Tcswr表示的是EMI-CS有效到EMI-WEN有效的延迟时间，Twrcs表示的是EMI-WEN无效到EMI-CS无效的提前时间，Twd表示的是从Twd这个时刻开始EMI-WEN有效直至Twid，Twid表示的是从Twid这个时刻开始EMI-WEN无效直至下一个Twd时刻；当EMI-CS下降沿到来时，EMI-CS有效，经过Tcswr，时钟信号的下降沿触发EMI-WEN有效，即EMI-WEN信号的下降沿到来时EMI-WEN有效；在EMI-CS的上升沿到来之前的Twrcs时刻，时钟信号的下降沿触发EMI-WEN无效，即EMI-WEN信号的上升沿到来时EMI-WEN无效；由此可知，EMI-WEN是根据EMI-CS、Tcswr以及Twrcs生成，因为有Tcswr以及Twrcs这些参数的精确控制，而且Tcswr以及Twrcs这两个参数可以随时根据需要进行配置，不仅可以准确地生成EMI-WEN，同时也提高了时序配置的灵活性，增加了生成EMI-WEN的灵活性；这里需要说明的是Tcswr以及Twrcs也可以由EMI-WEN有效相对于EMI-CS无效的时间参数或EMI-WEN无效相对于EMI-CS有效的时间参数来代替，同样可以起到与Tcswr以及Twrcs相同的作用。
最后，结合图5对生成屏幕显示控制信号Strobe的时序进行说明；图5中HCLK表示的是总线时钟信号，EMI-CS表示的是EMI的片选信号，EMI-PRB-EN表示的是EMI输出的屏幕显示控制信号，Tcycle表示的是总线时钟周期，Tcsvw表示的是总线写访问等待周期(这里说的周期指的是总线时钟周期，即Tcycle)的数目，Tsd表示的是EMI-PRB-EN有效的输出延迟时间，Tsid表示的是EMI-PRB-EN无效的输出延迟时间，Tsh表示的是EMI-PRB-EN有效相对于EMI-CS有效的延迟时间，Tsl表示的是EMI-PRB-EN无效相对于EMI-CS有效的延迟时间；当EMI-CS下降沿到来时，EMI-CS有效，经过Tsh，时钟信号的上升沿触发EMI-PRB-EN有效，即EMI-PRB-EN信号的上升沿到来时EMI-PRB-EN有效；在EMI-CS的下降沿到来之后的Tsl时刻，时钟信号的上升沿触发EMI-PRB-EN无效，即EMI-PRB-EN信号的下降沿到来时EMI-PRB-EN无效；由此可知，EMI-PRB-EN是根据EMI-CS、Tsh以及Tsl生成，因为有Tsh以及Tsl的精确控制，而且Tsh以及Tsl可以随时根据需要进行配置，不仅可以准确地生成EMI-PRB-EN，同时也提高了时序配置的灵活性，增加了生成EMI-PRB-EN的灵活性；这里需要说明的是，Tsh和/或Tsl也可以由EMI-PRB-EN无效相对于EMI-CS无效的提前时间参数代替，同样可以起到类似于Tsh和/Tsl的作用。
综合上述，本发明的实施例提供了一种外部存储器控制器时序配置的装置及方法，避免了对控制信号有效控制的不全面，造成控制信号不稳定或控制信号(包括写使能信号和/或输出使能信号)生成延时的问题，提高了外部存储器控制器时序配置的灵活性，保证控制信号的及时输出，同时也将对外部存储器的控制扩展到显示控制。
至此，本发明仅以读、写操作为例说明了本发明实施例提供的技术方案，但本发明不只限于本发明实施例中提到的控制信号的生成过程，一切基于根据接收到的控制信号的提前无效参数，配合控制信号的控制延迟参数，以CS信号为基准生成控制信号的技术方案，不管采用何种形式，均在本发明的保护范围之内。
以上所述，仅为本发明较佳的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变换或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
权利要求
1.一种外部存储器控制器时序配置的装置，其特征在于，包括配置寄存器接口模块，用于根据当前存储器的参数，配置生成控制信号的提前无效参数和控制参数，以及片选信号；时序控制模块，用于根据所述控制信号的提前无效参数和控制参数，以片选信号为基准生成控制信号；所述控制信号包括写使能信号和/或输出使能信号。
2.根据权利要求1所述的装置，其特征在于，所述配置寄存器接口模块包括提前无效参数生成模块，用于根据当前存储器的参数，配置生成控制信号的提前无效参数；控制参数生成模块，用于根据当前存储器的参数，配置生成控制信号的控制参数；所述控制参数至少包括控制信号的有效延时参数和边沿控制参数；片选信号生成模块，用于生成片选信号。
3.根据权利要求2所述的装置，其特征在于，所述时序控制模块包括写使能信号生成模块和输出使能信号生成模块；写使能信号生成模块，用于根据所述有效延时参数、边沿控制参数和提前无效参数，以片选信号为基准生成写使能信号；输出使能信号生成模块，用于根据所述有效延时参数和提前无效参数，以片选信号为基准生成输出使能信号。
4.根据权利要求3所述的装置，其特征在于，所述控制参数还包括屏幕显示控制信号的控制参数，所述时序控制模块进一步包括屏幕显示控制信号模块，用于根据其接收到的屏幕显示控制信号的控制参数，以片选信号为基准生成屏幕显示控制信号。
5.根据权利要求2所述的装置，其特征在于，所述片选信号生成模块为第一片选信号生成模块，用于配置片选信号的有效时间窗的长度以及相邻两个片选信号有效时间窗之间的时间间隔，并根据片选信号的有效时间窗的长度以及相邻两个片选信号有效时间窗之间的时间间隔，生成片选信号。
6.一种外部存储器控制器时序配置的方法，其特征在于，包括根据当前存储器的参数，生成控制信号的提前无效参数和控制参数，以及片选信号；根据所述控制信号的提前无效参数和控制参数，以片选信号为基准生成控制信号；所述控制信号包括写使能信号和/或输出使能信号。
7.根据权利要求6所述的方法，其特征在于，所述控制参数至少包括控制信号的有效延时参数和边沿控制参数；根据所述控制信号的提前无效参数和控制参数，以片选信号为基准生成控制信号的步骤包括根据所述边沿控制参数、提前无效参数和有效延时参数，以片选信号为基准生成写使能信号；根据所述提前无效参数和有效延时参数，以片选信号为基准生成输出使能信号。
8.根据权利要求7所述的方法，其特征在于，所述控制参数还包括屏幕显示控制信号的控制参数；根据所述控制信号的提前无效参数和控制参数，以片选信号为基准生成控制信号的步骤还包括根据所述屏幕显示控制信号的控制参数，以片选信号为基准生成屏幕显示控制信号。
9.根据权利要求6所述的方法，其特征在于，所述片选信号的生成步骤为配置片选信号的有效时间窗的长度以及相邻两个片选信号有效时间窗之间的时间间隔；根据片选信号的有效时间窗的长度以及相邻两个片选信号有效时间窗之间的时间间隔，生成片选信号。
全文摘要
本发明的实施例涉及芯片领域，提供了一种外部存储器控制器时序配置的装置及方法。所述装置包括配置寄存器接口模块和时序控制模块，配置寄存器接口模块用于根据当前存储器的参数，配置生成控制信号的提前无效参数、控制信号的控制参数和片选信号；时序控制模块，用于根据接收到的控制信号的提前无效参数和控制参数，以片选信号为基准生成控制信号；所述控制信号包括写使能信号和/或输出使能信号。避免了对写使能信号或输出使能信号的有效控制的不全面，可能导致对外部存储器的操作时序不能满足要求，造成写使能信号或输出使能信号不稳定或控制信号的生成延时，影响对当前存储器的控制的问题。
文档编号G06F13/16GK101025720SQ200710079470
公开日2007年8月29日 申请日期2007年3月28日 优先权日2007年3月28日
发明者刘宇, 季渊, 刘铁峰, 齐堰琴 申请人:华为技术有限公司