用于多处理器内核的公用模拟接口的制作方法

专利名称：用于多处理器内核的公用模拟接口的制作方法
技术领域：
本发明的实施例涉及半导体器件，更具体而言，涉及使半导体器件与 系统级互连结构通过接口进行连接。
背景技术：
当今的半导体器件以不断提高的处理能力、越来越小的封装以及不断 提高的工作频率为特征。更高的处理速度和縮小的尺寸可能导致各种问题， 包括与功率和温度相关的问题。相应地，目前制造出了很多在单个封装中 包括多个内核、甚至在单个管芯上包括多个内核的处理器。这样的处理器 可以在较低的温度下执行高级别的处理任务，从而降低了热耗散。此外， 还可以采用多个内核在较低的频率下完成更大的处理量。
然而，在诸如处理器插板(processor socket)的单个封装中集成多个内 核可能导致各种问题。 一个这样的问题是多个内核对电性能的影响。具体 而言，各自包括数字逻辑电路以及模拟输入/输出(I/O)接口电路的多个内 核对互连介质造成了很大的电负荷，通过所述互连介质将处理器插板耦合 到系统。例如，很多计算机系统包括通常被称为正面总线(FSB)的系统总 线，这是一种用于将处理器耦合到其他系统部件的多点总线，所述系统部 件例如为存储器控制器集线器(MCH)、系统存储器以及其他系统部件。为 了避免不利的电性能问题，可以控制FSB，使之在较低的频率下运行，从 而影响性能。由于带宽要求会与内核的数量成比例地增加，因此这种较低 的总线频率可以显著影响双内核或者其他多内核装置的性能。
一些双内核处理器设计按照与多处理器系统中的多个处理器插板之间 的布线类似的方式在封装中将内核连接在一起。然而，这样的设计降低了 FSB的电性能。具体而言，显著增大了封装迹线(tmce)的长度，还增大 了电容，其会显著限制i/o频率。内核的其他连接方式会导致相当大的设计 工作量，这将增加复杂性并且影响基本的内核设计。


图1是根据本发明的实施例的处理器的方框图； 图2是根据本发明的一个实施例的处理器的示意图； 图3是本发明的实施例可以应用于其中的典型的基于处理器的系统的 方框图。
具体实施例方式
在各个实施例中，可以在对内核设计和I/O频率产生最小的影响的情况 下在封装内连接多个内核。具体而言，通过向系统总线呈现单个负载，可 以使多个内核的频率影响降至最低。在本文所述的实施例中，可以通过对 单个管芯上的(即，处理器插板的)多个内核的总线信号进行数字组合， 并将所述组合通过公用模拟接口驱动至系统总线来实现单个负载。为了获 得所述组合，耦合在内核和公用模拟接口之间的数字接口逻辑实际上可以 用作线OR电路(wired OR circuit)。
在一些系统中，利用射电收发逻辑(GTL+)信号传输技术的系统总线 可以用于将系统部件耦合在一起。这样的系统总线可以在逻辑上用作线OR 总线(wired OR bus)。通过将线OR逻辑移到使多个内核与处理器插板的 公用模拟接口连接的数字电路中，可以实现电性能的提高和实施的容易度。 也就是说，系统总线将只看到单个电负载，并且只需对基本的内核设计进 行最低限度的修改或者不需要进行修改，就能够处理内核输入和输出的组 合。因此，对内核的管线、速度路径或者逻辑运算的影响也最小。
现在参考图1，其示出了根据本发明的实施例的处理器的方框图。更具 体而言，如图1所示，处理器插板10可以是包括第一内核20a (即，内核 0)和第二内核20b (即，内核1)的双内核处理器。在本文中将处理器插 板10的内核统称为内核20。尽管在图1的实施例中仅示出了两个内核，但 是应当理解本发明的范围不限于此，在其他实施例中，可以在指定处理器 中存在另外的内核。
每一个内核20可以包括用于指定内核的所有逻辑和资源，例如，流水 线资源、执行单元、高速缓冲存储器、寄存器堆以及其他这样的结构。此外，每一个内核20可以包括其自身专用的数字I/O接口，其分别为数字I/0 25a和数字I/0 25b(统称为数字I/0 25)。如下文的进一步所述，数字I/O 25 可以包括用于在处理器的相关内核和模拟I/O接口之间为信号提供接口的 各种逻辑电路。在各个实施例中，数字I/0 25可以包括用于其相关内核(就 像其是仅存的内核一样)的所有总线控制逻辑。换言之，每一数字I/O 25 是用于其相关内核20的总线控制器。因此，如图1所示，每一个内核20 包括所有的内核逻辑以及数字接口电路。此外，应当理解，第一内核20a 和第二内核20b可以是相同的，或者至少是基本相同的。因此，可以采用 并重复单内核设计，以形成包括两个或更多个具有相同的电路和功能性的 内核的封装。在其他实施例中，第一内核20a和第二内核20b可以是不同 类型的内核，例如，异型内核设计。通过这种方式，不同内核的逻辑可以 有很大的差异，只要每一相应的数字I/O 25基本类似即可。这样的异型内 核都可以实施兼容的总线协议，例如，FSB协议。
然而，每一个内核20不具有专用模拟接口电路。相反，可以提供公用 模拟I/0接口 (模拟I/0) 30，并采用其实现往返于内核20a和20b与互连 之间的信号耦合，处理器插板10耦合到所述互连。多个内核和互连(例如 处理器与其耦合的总线)之间的这一公用模拟接口可以在采用诸如正面总 线的共享总线将多内核处理器集成到系统中时改善信号传输的等待时间和 设计的容易度。尽管在图1的高层示图中没有示出，但是应当理解，可以 在数字I/O25和模拟I/O30之间设置一些额外的(即，公用的)数字接口 电路，以在指定内核和模拟I/O 30之间对信号进行选路传送。
尽管采用图1的这一具体实施方式
进行了说明，但是应当理解本发明 的范围不限于此。也就是说，在各个实施例中，可以为多个内核提供不同 形式的专用处理器电路，其中存在单组模拟电路以便为多个内核提供与总 线或其他互连的接口。通过这种方式，使互连看到的电负载最小化，艮P， 所述电负载对应于单个内核的电负载。因此，所述互连的工作频率可以与 在处理器插板中只存在单个内核处理器时所述互连的工作频率相同。此外， 降低了设计复杂性，因为在内核内不需要额外的逻辑电路来实现多个内核 的连接。此外，还縮小了整个管芯电路，因为只实施了单组模拟接口。
现在参考图2，其示出了根据本发明的一个实施例的处理器的示意图。 更具体而言，如图2所示，处理器100可以是包括内核20a和20b的双内 核处理器。注意，在图1和图2中采用相同的附图标记表示存在相同的部 件。如图2的顶部的附图标记所示，可以将处理器100分为内核部分20、 数字I/O部分(在本文中又称为数字部分)25和模拟I/O部分(在本文中 又称为模拟部分)30。内核部分20可以是用于形成单独内核的专用逻辑和 电路部分。此外，数字I/O部分25可以包括内核20a和20b中的每一个中 的一定量的专用电路、以及耦合在内核20a和20b与模拟I/O部分30之间 的一定量的额外接口逻辑。如图2进一步所示，模拟部分30可以是用于在 多个内核20a和20b与芯片外总线或其他互连之间提供耦合的单个公用模 拟接口。
如图2所示，内核20a包括可以是数字部分25的一部分的各种数字电 路，所述数字部分25用于在内核逻辑和选路传送信道(routing channel) 120 之间形成接口。对于除了驱动时钟信号线之外的对应于发送数据、接收数 据和选通信号的多个信号线中的每个可以存在各种数字电路。具体而言， 如图2所示，内核20a可以包括由公共时钟信号(CCClock)进行时钟控制 的触发器110a和以同样方式进行时钟控制的相应触发器112a，所述触发器 110a用于进行数据发送的每一公共时钟数据线，而所述触发器112a用于进 行数据接收的每一公共时钟数据线。然而，本发明的范围不限于此，在一 些实施例中，可以在发送和接收方向中的每一个方向上存在16条公共时钟 信号线。如图2所示，可以将输出的公共时钟数据线列举为CCTxData弁， 而可以将输入的公共时钟数据线称为CCRxData#。注意，信号名之后的符 号#用于表示低电平有效(active-low)的逻辑信号，即表示信号在被驱动为 低电平时处于有效状态，然而，这种低电平有效的逻辑电平是用于举例说 明，本发明的范围不限于此。
内核20a还可以包括触发器U4a，其被耦合成提供将在相关的源同步 发送数据线(g卩，SSTxData#)上发送的源同步数据。类似地，可以通过诸 如先进先出(FIFO) 116a的存储装置沿源同步接收数据线(g卩，SSRxData#) 接收输入的源同步数据。注意，这种源同步路径可以通过每总线时钟传输 多倍(例如，4X )数据来提高性能。此外，内核20a还可以包括触发器118a， 其被耦合成为源同步发送选通线(即，SSTxStb#)提供数据。注意，可以
通过源同步时钟(即，SSClock)以相反的关系对触发器114a和118a进行 时钟控制。而源同步时钟和驱动内核信号(DriveCore)可以耦合到逻辑门 119a，该逻辑门119a又被耦合成提供驱动时钟信号，S卩，源同步驱动时钟 信号(即，SSDrvClk)。注意，在内核20b中存在与以上所讨论的电路相类 似的电路(采用相同的附图标记和指示符"b"来表示)。
可以将这些上述信号线中的每一个耦合到选路传送信道120，该选路传 送信道120又提供往返于数字部分25内的额外数字逻辑的信号。选路传送 信道120可以包括放大器、转发器等。数字部分25内的这种额外逻辑可以 用于选择内核20a和20b中的处于有效状态的一个，从而通过信号线发送/ 接收数据。因此，选路传送信道120可以包括用于将信号从内核20a和20b 选路传送到数字部分25中的选定信号线/将信号从数字部分25中的选定信 号线选路传送到内核20a和20b的电路。在发送方向上，可以将来自于两 个内核的公共时钟发送信号(即，cOCCTxData弁或clCCTxData弁)耦合到多 路复用器140，该多路复用器140由可测性设计(DFT) /与控制寄存器相 关的信号(图2中未示出)来控制。这种DFT信号可以允许出于测试或调 试的目的将双内核处理器转换为单内核。然而，作为默认以及在正常操作 中，多路复用器140可以选择逻辑门142的输出。逻辑门142可以模拟或 者用作诸如基于GTL信号传输的总线的线OR总线的逻辑等价物，因为在 低电平有效的信号传输实施例中逻辑门142可以用作OR门。而可以使所选 的数据线通到模拟部分30，更具体而言，通到模拟缓冲器143，所述模拟 缓冲器143将数字信号缓冲至适当的电平，用于沿着处理器100与其耦合 的的互连(例如，总线)进行传输。因此，可以沿总线的公共时钟数据线 (例如，xxCCData。发送所期望的数据。可以通过输入缓冲器141耦合通 过xxCCDat^线接收的输入公共时钟数据信号，并将其沿着公共时钟接收 数据线(g卩，CCRxData#)提供给选路传送信道120。可以基于所选的内核， 将数据从选路传送信道120传递到触发器112a或触发器112b。或者，可以 将输入信号提供给所有的内核，并由内核自身判定它们是否将对所述信号 进行处理。
仍然参考图2，可以通过选路传送信道120对从内核20a和20b之一发 送的源同步数据进行选路传送，并通过指定的内核的线将其提供给多路复
用器144 (即，cOSSTxData存或clSSTxData弁)。此外，将这些线耦合到逻辑 门146，所述逻辑门146按照以上相对于逻辑门142讨论的方式工作。将来
自多路复用器144的选定数据传递到锁存器148。在由源同步驱动器时钟进 行时钟控制时，锁存器148使所述数据传出数字部分25，并传到模拟部分 30的缓冲器149。通过这种方式，指定的源同步数据线(即，xxSSData弁) 可以使信号在其上发送。
对于从总线至处理器100的输入源同步数据，通过缓冲器161耦合数 据，并将其提供给选定锁存器163。可以通过输入源同步选通信号(即， SSRxStb#)控制锁存器163的操作。在被锁存通过时，数据被传递到多路 复用器165，并作为源同步接收数据(即，SSRxData#)提供给选路传送信 道120。如图2所示，可以基于通过可变延迟反相器173、抗扭斜选择器175 和另一可变延迟反相器180提供的输入源同步选通信号控制多路复用器 165。基于数据所针对的内核，选路传送信道120将源同步接收数据传递到 FIF0 116a或116b。或者，与前述公共时钟信号的情况一样，可以将源同步 接收数据提供给FIFO 116a和116b二者。如图2所示，通过输入源同步接 收选通信号控制这些FIFO，还通过选路传送信道120进行选路传送。
仍然参考图2，可以在内核20a和20b中产生源同步发送选通信号，并 通过选路传送信道120将其提供给多路复用器150和相关逻辑门152。具体 而言，每一内核可以产生通过源同步发送选通线(即，cOSSTxStb弁和 clSSTxS赫)提供给多路复用器150的源同步选通信号。从多路复用器150 和锁存器154提供选定的选通信号，所述锁存器154又由源同步驱动时钟 信号进行时钟控制，该源同步驱动时钟信号源于通过选路传送信道120以 及通过OR门156和可变延迟变相器158来自指定内核的输入源同步驱动时 钟信号(即，cOSSDrvClk弁和clSSDrvClk)。通过锁存器154对所选的源同 步选通信号进行锁存，并将其提供给缓冲器155，用于作为源同步选通信号
(即，xxSSStb#)沿总线进行传输。而沿源同步选通线的输入选通信号被 提供给缓冲器171，其又通过可变延迟变相器173，并沿源同步接收选通线
(即，SSRxStb#)被提供给选路传送信道120。而通过选路传送信道120 提供源同步选通信号，以控制FIFO 116a和116b中的选定的一个。尽管针 对图2的实施例中的这一具体实施方式
进行了说明，但是应当理解，本发
明的范围不限于此，可以实现为诸如双内核处理器的处理器的多个内核提 供公用模拟接口的其他实施方式。
图3是本发明的实施例可以应用于其中的典型的基于处理器的系统的 方框图。如在文中使用的那样，术语"系统"可以是任何类型的基于处理 器的系统，例如，主计算机、台式计算机、服务器计算机、膝上计算机、 便携式装置、电器、机顶盒等。系统300包括处理器310,其可以是通用或 专用处理器。在本发明的实施例中，处理器310可以是多内核处理器，例 如，双内核处理器。此外，处理器310可以包括公用模拟接口，以使得除 了容易地将单内核设计引入到多内核处理器中之外，还可以减小电负载。
在一个实施例中，可以通过正面总线315将处理器310耦合到存储器 集线器330，其又可以通过存储器总线325耦合到系统存储器320，在一个 实施例中，所述系统存储器320可以是动态随机存取存储器(DRAM)。尽 管在图3的实施例中未示出，但是应当理解，在各个实施例中，可以将额 外的多内核处理器或其他这样的处理器耦合到正面总线315。还可以通过加 速图形端口 (AGP)总线333将存储器集线器330耦合到视频控制器335， 该视频控制器335可以耦合到显示器337。 AGP总线333可以遵循1998年 5月4日由加利福尼亚州圣克拉拉市的Intel公司公布的2.0版本的加速图形 端口接口规范。
还可以将存储器集线器330 (通过集线器链路338)耦合到输入/输出 (I/O)集线器340，该输入/输出(I/O)集线器340耦合到第一总线342和 第二总线344。可以将第一总线342耦合到I/0控制器346，该I/O控制器 346控制对一个或多个I/0装置的访问。如图3所示，在一个实施例中，这 些装置可以包括诸如键盘352和鼠标354的输入装置。例如，还可以将I/O 集线器340耦合到硬盘驱动器356。应当理解，还可以在系统300中包括其 他的存储介质。
还可以将第二总线344耦合到例如包括诸如闪速存储器的非易失性存 储器360和无线接口 362的各种部件。在某些实施例中，可以釆用无线接 口 362与远程装置通信。如图3所示，无线接口 362可以包括偶极子天线 或其他天线363 (连同在图3中未示出的其他部件)。当然，可以将额外的 装置耦合到第一总线342和第二总线344。尽管上述说明参考了系统300的
具体部件，但是可以想到，所述和所示的实施例的各种修改和变化是可能 的。
可以通过代码实现实施例，并且可以将所述实施例存储在其上存储有 指令的存储介质上，其可以用于对系统进行编程以执行指令。所述存储介
质可以包括但不限于包括软盘、光盘、只读光盘存储器(CD-ROM)、可重 写光盘(CD-RW)和磁光盘的任何类型的盘片；半导体器件，例如，只读 存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储 器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器 (EPROM)、闪速存储器、电可擦除可编程只读存储器(EEPROM);磁卡 或光卡；或者任何其他类型的适于存储电子指令的介质。
尽管己经相对于有限数量的实施例对本发明进行了说明，但是本领域 技术人员应当认识到可以由其做出很多修改和变化。旨在使所附权利要求 涵盖所有此类落在本发明的实际精神和范围内的修改和变化。
权利要求
1、一种设备，包括执行指令的第一处理器内核，所述第一处理器内核包括第一数字接口电路；执行指令的第二处理器内核，所述第二处理器内核包括第二数字接口电路；以及通过所述第一数字接口电路耦合到所述第一处理器内核并通过所述第二数字接口电路耦合到所述第二处理器内核的模拟接口装置，所述模拟接口装置用于在包括所述第一和第二处理器内核的封装和耦合到其上的互连之间传输业务。
2、 根据权利要求1所述的设备，其中所述封装包括处理器插板，所述 处理器插板包括所述第一和第二处理器内核以及所述模拟接口装置。
3、 根据权利要求2所述的设备，其中所述第一处理器内核和所述第二 处理器内核包括异型内核，其中所述第一数字接口电路和所述第二数字接 口电路基本类似。
4、 根据权利要求2所述的设备，其中所述模拟接口装置用于使所述处 理器插板对所述互连呈现出单个电负载。
5、 根据权利要求1所述的设备，还包括耦合在所述第一和第二处理器 内核与所述模拟接口装置之间的公用数字接口 。
6、 根据权利要求5所述的设备，其中所述公用数字接口包括用于选择 来自所述第一处理器内核或所述第二处理器内核的业务以在所述互连上进 行传输的多路复用器，其中所述多路复用器将接收用于模拟线OR总线的选 择逻辑装置的输出。
7、 根据权利要求5所述的设备，其中所述公用数字接口包括用于沿公 用时钟路径或源同步路径对所述业务进行选路传送的选路器。
8、 根据权利要求7所述的设备，其中所述公用数字接口还包括选通路 径，其中通过公用驱动时钟信号控制所述选通路径和所述源同步路径。
9、 根据权利要求7所述的设备，其中所述源同步路径包括 用于接收所述第一处理器内核的输入数据的第一锁存器和用于接收所述第二处理器内核的输入数据的第二锁存器，可以通过输入选通信号控制 所述第一和第二锁存器；以及耦合到所述第一和第二锁存器的多路复用器，可通过抗扭斜选择器控 制所述多路复用器，可通过所述输入选通信号控制所述抗扭斜选择器。
10、 一种系统，包括多内核处理器，其包括具有第一数字接口的第一内核、具有第二数字 接口的第二内核、以及耦合到所述第一内核和所述第二内核的公用模拟接动态随机存取存储器(DRAM);以及 用于将所述多内核处理器耦合到所述DRAM的共享互连。
11、 根据权利要求10所述的系统，其中所述多内核处理器包括单个衬 底，所述单个衬底包括所述第一和第二内核、所述第一和第二数字接口以 及所述公用模拟接口。
12、 根据权利要求10所述的系统，其中所述公用模拟接口用于对所述 共享互连呈现出来自所述第一内核和所述第二内核的单个电负载。
13、 根据权利要求10所述的系统，还包括耦合在所述第一和第二数字 接口与所述公用模拟接口之间的公用数字接口 。
14、 根据权利要求13所述的系统，其中所述公用数字接口包括多路复 用器，其用于接收所述第一内核的数据和所述第二内核的数据，以在所述 共享互连上进行传输。
15、 根据权利要求14所述的系统，还包括耦合到所述多路复用器的逻 辑装置，所述逻辑装置用于模拟线OR互连。
16、 一种方法，包括向公用多路复用器提供第一 内核的数据；向所述公用多路复用器提供第二内核的数据；选择所述第一内核的所述数据或所述第二内核的所述数据，以便从所 述公用多路复用器输出；以及将所选的数据通过所述第一内核和所述第二内核的公用模拟接口选路 传送到共享总线。
17、 根据权利要求16所述的方法，还包括通过所述第一内核的第一总 线控制器向所述公用多路复用器提供所述第一内核的所述数据，以及通过 所述第二内核的第二总线控制器向所述公用多路复用器提供所述第二内核 的所述数据。
18、 根据权利要求16所述的方法，其中选择所述数据包括执行线OR 操作，从而从所述公用多路复用器输出所述第一内核的所述数据或所述第 二内核的所述数据。
19、 根据权利要求18所述的方法，还包括在耦合到所述公用多路复用 器的逻辑门中组合所述第一内核的所述数据和所述第二内核的所述数据。
20、 根据权利要求16所述的方法，还包括向所述公用多路复用器提供 第三内核的数据，并选择所述第一内核、所述第二内核或所述第三内核的 数据，以便从所述公用多路复用器输出。
全文摘要
在一个实施例中，本发明包括具有多个用于执行指令的处理器内核的处理器，其中所述内核中的每一个包括专用数字接口电路。所述处理器还包括通过所述数字接口电路耦合到所述内核的模拟接口。可以采用所述模拟接口在包括所述内核的封装和耦合到其上的诸如共享总线的互连之间传输业务。还描述了其他实施例，并要求对其进行保护。
文档编号G06F13/12GK101385008SQ200780005312
公开日2009年3月11日 申请日期2007年3月13日 优先权日2006年3月14日
发明者C·莫扎克, G·斯里尼瓦萨, J·吉尔伯特 申请人:英特尔公司