专利名称：用于通过仿真全阵列模型中的边缘单元的操作来检验阵列性能的方法和系统的制作方法
技术领域：
本发明涉及电路仿真和检验方法以及软件，并且更特别地，涉及检验 阵列性能的阵列建才莫方法和软件。
背景技术：
通常并不通过在设计检验期间同时建模阵列中的每个单元来实现全电 路仿真。由于所需要的计算时间和存储器的总量随阵列维数几何增加，因 此通常通过在特定时序通过期间^使用非活动单元的集总参数才莫型来实现时 序分析。使用非活动单元负载效应的模型降低了仿真的精确度，并且在高速存储器设计上导致了不太理想的设计和超过规定(over-specified)的余量。通常通过沿阵列边缘的单元来指示阵列(或者子阵列，如果该阵列祐: 分割的话)的最坏情况的读取性能，因为从阵列边界的最坏情况的字线(wordline )到达时间延迟以及从单元通路元件(cell pass device )的输出 到输出电路(通常是读取电路)的最坏情况的传播时间将总是具有位于阵 列的相对角(opposing corner)处的最短和最长值。由于阵列是通过沿一 个边缘的字线以及沿其它边缘的位线的行进(progression)而被限定的， 因此对应于最短位线和字线的角单元(corner cell)应当具有最小延迟并且相对角具有最大延迟。然而，由于字线驱动电路具有非均匀的延迟，因此最坏情况的读取延 迟值(最小和最大值这二者)可能发生在沿阵列边缘的任何地方。进一步 地，如果读取电路是非均匀的或者具有到达下游点(路径在此必须被定时) 的非均勻路径，那么最坏情况的读取延迟值可能发生在该阵列内的任何单元。最小和最大延迟在设计中都很关键，其被定时以便提供最短的连续读 取周期，因为数据不能够被定时到达得太早或太晚。由于写性能取决于位线上的数据值和字线上的选通值(strobe value) 这二者的相对到达，因此最坏情况的写入条件也并不总是发生在阵列的边 缘，因为来自其相应驱动电路的最坏情况的字线和数据位线延迟可能发生 在行和列的任意组合处。对阵列中每个单元进行仿真是耗时的过程，因为在目前的分析软件中， 单元内信号的每一传播通常都需要完整执行用于每个单元的仿真代码，除 非将该单元从模型中完全移除，这正是为什么经常使用上述集总|*模型 技术的原因。已经进行了一些尝试，以便通过将除了边缘单元之外的所有 单元进4于移除来建才莫阵列。然而，如上所述，写入失败可能由于成功写入 对选通和数据值的相对到达的依赖而被遗漏。进一步地，移除所有的中央 单元改变了位线和字线负载，从而导致可能遗漏写入失败和潜在的读取失 败的时序偏差。极其需要这样的减少，因为对J乘K的阵列的全仿真具有单元计算时 间乘以J x K的计算时间，实质上是随阵列维数增加的N的平方的负担。 仅对边缘单元的全仿真只需要2 x (J+K) - 4，其是随阵列维数增加的N阶 计算负担。因此，将期望提供一种用于阵列的i殳计检验方法，其可以降低分析时 间，同时精确检验整个阵列的读取和写入性能。发明内容在第一方面中，本发明相应地提供了 一种用于检验阵列设计的性能的 方法，所述方法包括指定所述阵列设计的单元的晶体管级才莫型；禁用所 述阵列设计内并没有位于沿所述阵列设计的布局的任何边界的非边缘单元 的内部仿真；仿真所述晶体管,型，其中所迷非边缘单元被包括在所述 阵列设计内的信号线的负载中；以及实现对位于所述阵列设计的边界处的 边缘单元的时序分析，以便通过确定读取和写入时序值中的至少 一个来检验所述性能，其中所述非边缘单元被包括在所述阵列设计内的信号线的负 载中。优选地，所述阵列设计是静态随机访问存储器(SRAM)阵列设计， 并且所述时序分析确定读取延迟和写入周期时间中的至少一个。所述方法可以进一步包括依照所述时序分析的结果，为所述阵列设 计的每个单元确定字线边缘和位线边缘的到达之间的差别；第 一确定所述 边缘单元中所述差别的最大和最小差别；第二确定除了所述边缘单元之外 的任何非边缘单元是否具有比所述边缘单元中的所述最大差别更大的差 别；第三确定任何所述非边缘单元是否具有比所述边缘单元中的所述最小 差别更小的差别；以及响应于确定给定的其它单元具有比所述最大差别更 大的差别和比所述最小差别更小的差别中的一个，启用对所述给定的其它 单元的内部仿真并且通过补充的晶体管级仿真来仿真所述给定单元。优选地，所述阵列设计包括多个子阵列，由此，所述字线边缘和所述 位线边缘的最坏情况的到达并不发生在所述阵列设计的边缘，而是义生在 所述子阵列的边缘，并且其中，对所述多个子阵列中的每一个重复所述指 定、禁用、仿真和实现。优选地，通过电路模型软件包来实现所述仿真，所述电路模型软件包 仿真所提供的模型中具有任何内部信号变化的所有电路，并且其中所述禁 用包括利用指令来重写在所述阵列设计的所述非边缘单元处的字线输入。优选地，通过在逻辑上禁用所述非边缘单元的所有单元通路晶体管的 指令来实现所述重写。所述方法可以进一步包括对于在所述阵列的特定列处所述阵列的每 行，确定字线到达延迟；确定从所述阵列内每个单元到对应的读取电路的 位线延迟；对于每个所述单元，将所述字线延迟和位线延迟进行求和；找 到所述求和的最大和最小结果；确定所述最大和最小延迟中的至少一个是 否对应于所述阵列的单元的至少一个非边缘行；以及响应于确定所述求和 的所述最大和最小结果中的所述至少一个对应于非边缘4亍内的特定单元， 启用对所述单元的非边缘行的内部仿真并且通过补充的晶体管级仿真来仿真所述单元的非边缘行。在第二方面中，提供了一种工作站计算机系统，其包括存储器以及处 理器，所述存储器用于存储用于检验阵列设计的性能的程序指令，所述处 理器用于执行所述程序指令，并且其中所述程序指令包括用于以下操作的程序指令指定所述阵列设计的单元的晶体管级模型；禁用所述阵列设计真；仿真所述晶体管级模型，其中所述非边缘单元被包括在所述阵列设计 内的信号线的负载中；以及实现对位于所述阵列设计的边界处的边缘单元 的时序分析，以便通过确定读取和写入时序值中的至少 一个来检验所述性 能，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中。优选地，所述阵列设计是静态随机访问存储器(SRAM)阵列设计， 并且其中所述时序分析确定读取延迟和写入周期时间中的至少 一个。优选地，所述程序指令进一步包括用于以下操作的程序指令依照所 述时序分析的结果，为所述阵列设计的每个单元确定字线边缘和位线边缘 的到达之间的差别；第一确定所述边缘单元中所述差别的最大和最小差别； 第二确定除了所述边缘单元之外的任何非边缘单元是否具有比所述边缘单 元中的所述最大差别更大的差别；第三确定任何所述非边缘单元是否具有 比所述边缘单元中的所述最小差别更小的差别；以及响应于确定给定的其 它单元具有比所述最大差别更大的差别和比所述最小差别更小的差别中的 一个，启用对所述给定的其它单元的内部仿真并且对给定单元重复用于仿 真的所述程序指令。优选地，所述阵列设计包括多个子阵列，由此，所述字线边缘和所述 位线边缘的最坏情况的到达并不发生在所述阵列设计的边缘，而l良生在 所述子阵列的边缘，并且其中所述程序指令进一步包括用于以下操作的程 序指令对所述多个子阵列中的每一个重复用于指定、禁用、仿真和实现 的所述程序指令。优选地，用于仿真的所述程序指令包括电路模型软件包，其仿真所提 供的模型中具有任何内部信号变化的所有电路，并且其中用于禁用的所述程序指令包括用于响应于指令而重写所述阵列设计的所述非边缘单元处的 字线输入的程序指令。优选地，用于重写的所述程序指令响应于在逻辑上禁用所述非边缘单 元的所有单元通路晶体管的指令。优选地，所述程序指令进一步包括用于以下操作的程序指令对于在 所述阵列的特定列处所述阵列的每行，确定字线到达延迟；确定从所述阵 列内每个单元到对应的读取电路的位线延迟；对于每个所述单元，将所述 字线延迟和位线延迟进行求和；找到所迷求和的最大和最小结果；确定所 述最大和最小延迟中的至少一个是否对应于所述阵列的单元的至少一个非 边缘行；以及响应于确定所述求和的所述最大和最小结果中的所述至少一 个对应于非边缘4亍内的特定单元，启用对所述单元的非边缘行的内部仿真 并且通过补充的晶体管级仿真来仿真所述单元的非边缘行。在第三方面中，提供了一种包括计算才A^呈序代码的计算机程序，当被 加载到计算机系统中并在其上执行的时候，其使得所述计算机系统实现根 据所述第一方面的方法的所有步骤。可以在计算积4呈序产品中实现所述第三方面，所述计算机程序产品包 括用于在通用计算机系统上执行的信号承载介质编码程序指令，其用于检 验阵列设计的性能，其中所述程序指令包括用于以下操作的程序指令指 定所述阵列设计的单元的晶体管级模型；禁用所述阵列设计内并没有位于 沿所述阵列设计的布局的任何边界的非边缘单元的内部仿真；仿真所述晶 体管,型，其中所述非边缘单元被包括在所述阵列设计内的信号线的负 载中；以及实现对位于所述阵列设计的边界处的边缘单元的时序分析，以 便通过确定读取和写入时序值中的至少 一个来检验所述性能，其中所述非 边缘单元被包括在所述阵列设计内的信号线的负载中。优选地，所述阵列设计是静态随机访问存储器(SRAM)阵列设计， 并且其中所述时序分析确定读取延迟和写入周期时间中的至少 一个。优选地，所述程序指令进一步包括用于以下操作的程序指令依照所 述时序分析的结果，为所述阵列设计的每个单元确定字线边缘和位线边缘的到达之间的差别；第一确定所述边缘单元中所述差别的最大和最小差别； 第二确定除了所述边缘单元之外的任何非边缘单元是否具有比所述边缘单 元中的所述最大差别更大的差别；第三确定任何所述非边缘单元是否具有 比所述边缘单元中的所述最小差别更小的差别；以及响应于确定给定的其 它单元具有比所述最大差别更大的差别和比所述最小差别更小的差别中的 一个，启用对所述给定的其它单元的内部仿真并且对给定单元重复用于仿 真的所述程序指令。优选地，所述阵列设计包括多个子阵列，由此，所述字线边缘和所述 位线边缘的最坏情况的到达并不发生在所述阵列设计的边缘，而是发生在 所述子阵列的边缘，并且其中所述程序指令进一步包括用于以下操作的程 序指令对所述多个子阵列中的每一个重复用于指定、禁用、仿真和实现 的所述程序指令。优选地，用于仿真的所述程序指令包括电路模型软件包，其仿真所提供的模型中具有任何内部信号变化的所有电路，并且其中用于禁用的所述 程序指令包括用于响应于指令而重写所述阵列设计的所述非边缘单元处的字线输入的程序指令。优选地，所述程序指令进一步包括用于以下梯:作的程序指令对于在 所述阵列的特定列处所述阵列的每行，确定字线到达延迟；确定从所述阵 列内的每个单元到对应的读取电路的位线延迟；对于每个所述单元，将所 述字线延迟和位线延迟进行求和；找到所述求和的最大和最小结果；确定 所述最大和最小延迟中的至少一个是否对应于所述阵列的单元的至少一个 非边缘行；以及响应于确定所述求和的所述最大和最小结果中的所述至少 一个对应于非边缘行内的特定单元，启用对所述单元的非边缘行的内部仿 真并且通过补充的晶体管级仿真来仿真所述单元的非边缘行。因而在计算机实现的检验方法中给出了在减少的计算时间的情况下检 验整个阵列的读取和写入性能的上述优点。所述方法可以体现于执行程序指令的计算机系统中，所述程序指令用 于执行所述方法的步骤，并且所述方法可以进一步体现于计算机程序产品中，所述计算机程序产品含有用于执行所述方法的步骤的计算机可读形式 的程序指令。所述方法使用晶体管级仿真仅对阵列(或者如果有的话，每个子阵列) 的边缘单元进行全仿真，其可以包括静态时序分析检查。所述阵列的中央 内的单元^皮留在才莫型中，以便提供负载测量，但是，对单元内的操作的计 算被禁用，以便呈现负载效应。除了仿真边缘单元(其通常显现最坏情况的读取时序和余量)，还在 阵列(或者如果有的话，每个子阵列)的每个单元处检测字线和位线边缘 的到达，并且为每个单元计算到达差别值。如果对于中央单元来说，有任 何到达差别大于边缘单元中的最大到达差别或小于边缘单元中的最小到达 差别，那么具有更大或更小到达差别的那些中央单元也被全仿真，以便找 到最坏情况的写入时序和余量。如果字线绝对到达时间是非均匀的和/或下游读取延迟值具有来自阵 列边界的关键时序差别，那么 一个或多个附加行也可能需要被进一步仿真， 以便确定最短或最长的读取延迟。可以在特定列(通常是边缘列)处观察 字线边缘的到达时间，并且当从所仿真的边缘列之一进行定时的时候，从 位线读取传播差别中确定读取电路处的读取延迟。为每个单元计算字线延 迟和读取延迟的总和，并且将其与边缘单元的最短和最长读取延迟进行比 较。如果对于全仿真的行边缘单元来说，任何所计算的读取延迟大于最长 或小于最短的读取延迟，那么含有那些单元的行便,皮全仿真，以便找到最 坏情况的读取时序和余量。根据以下对本发明的优选实施例的更特别的描述，如附图中所说明的， 本发明的前述以及其它的目的、特征和优点将显而易见。
现在将参照附图仅通过举例的方式来描述本发明的优选实施例，其中 图l是工作站计算机系统的示意图，其中实现了依照本发明的实施例的方法；图2是依照本发明的实施例的阵列设计模型中的单元阵列的框图； 图3A和3B是可以在图2的阵列设计内部署的单元的示意图；以及 图4是依照本发明的实施例的方法的流程图。
具体实施方式
本发明的优选实施例涉及计算机实现的设计检验方法和用于执行该方 法的计算枳4呈序。所述程序可以是具有依照本发明的实施例的程序指令的 专用程序，或者诸如程序变化之一的现有设计工具，例如可以采用 "Simulation Program with Integrated Circuits Emphasis (在集成电路加 强情况下的仿真程序)"(SPICE -由加利福尼亚大学伯克利分校最初开 发)。特别的仿真程序必须4皮修改或者通过接受可以在逻辑上禁用单元内 的器件的仿真输入指令来包括下文详细指向的具体操作。仿真结果然后可 以被用于向诸如EINSTIMER (国际商业机器公司的一种产品)的静态时 序分析工具提供输入。本发明的优选实施例的方法显著降低了用于实现对阵列读取延迟和余 量以及在指定时序和余量上的写入性能(即，阵列中的每个单元是否将被 保证接受状态变化)进行全电路级检验的时间量。此外，可以通过 Monte-Carlo定向仿真或其它4支术来包括制造变化(fabrication variation )。 检验时间上的减少是通过对仅仅阵列的边缘单元的"环形(donut)"(阵 列周围一个单元纵深的单元环)的晶体管级仿真来实现的，而不是对阵列 中的所有单元。通过将所仿真的阵列限定为在字线和位线信号的分布延迟 上具有单调趋势的最小阵列单元，边缘单元仿真被保证捕获阵列内位线(数据)和字线(读取和写入选通)信号的最坏情况的绝对时序。因此，如果 诸如静态随机访问存储器(SRAM)的存储器或其它设备包括子阵列，例 如，其中从阵列的中央驱动字线，那么每个子阵列均被仿真以确保可预测 的绝对延迟行为。对仅仅边缘单元的检验将捕获最坏情况的读取条件以及阵列可写能力 的最坏情况的条件。然而，在写入时，输入和输出每个单元的字线信号和位线数据信号的边缘之间的相对时序差别的特性是以下情况的决定因素 即该单元是会在特定窗口内呈现读取数据还是会正确写入。由于在阵列边 界处字线边缘和数据边缘之间的延迟差别，最坏情况的写入条件可能根本 不发生在边缘单元处。此外，对于非均匀的读取输出电路路径和非均匀的 字线延迟来说，阵列边界处的字线边缘之间的延迟差别和读取输出路径非 均匀性可能导致最坏情况的读取条件发生自并不沿阵列边缘的单元。因此，对仅仅边缘单元的全仿真不会总是显现整个阵列是可写入的还 是具有适当的读取延迟和余量。为了克服上述对于可写能力的限制，本发明的优选实施例的方法和计 算机程序仅对每个单元处的字线和位线信号的边缘的相对时序进行二旨 查，其确定环形中央内的任何单元是否是可能造成阵列故障的"异点 (outliers)"。然后，在补充仿真中对分别被确定在边缘之间具有大于或 小于边缘单元中的最大和最小差别的差别的任何单元进行全仿真，其可以 是对边缘单元和异点的集合的重新仿真，或者可以单独仿真新发现的异点。为了克服上述对读取延迟的限制，本发明的优选实施例的方法和计算 才几禾呈序仅在与相对的位线到读取电路延迟(relative bitline-to-read circuit delay )(其通常可以根据阵列中被选为参考列的任何列来确定)求和的情 况下对阵列中特定列处的字线信号边缘的相对时序进行二级检查。在阵列中的所有单元上找到具有字线边缘到达延迟和位线到读取电路延迟的总和 的最小和最大值的单元，并且如果那些单元并不位于阵列边缘处的行中， 那么在补充仿真中仿真对应的非边缘行(或者将对应的非边缘行添加到对 于上述写入资格而收集的补充单元)，其可以是对边缘单元和附加行以及 在二级写入检查中找到的异点的集合的重新仿真或附加的补充仿真。现在参照图1，其中示出了具有耦合于存储器17的处理器16的工作 站计算机18，其用于执行来自存储器17的程序指令，其中所述程序指令 包括用于执行依照本发明的实施例的一种或多种方法的程序指令。 CD-ROM驱动15也耦合于处理器16，用于从含有用于执4亍依照本发明的 实施例的方法的程序指令的介质(例如CD-ROM 30)传送程序产品。工作站计算机18还耦合于图形显示器19，其用于显示通过本发明的 实施例所计算的程序输出，例如时序信息、余量和通ii/失败值。工作站计 算机18进一步耦合于诸如鼠标14B和键盘14A的输入设备，其用于接收 用户输入。工作站计算机可以耦合于诸如因特网的公共网络，或者可以是 诸如各种"内联网"的私有网络，并且含有体现了依照本发明的实施例的 方法的程序指令的软件可以位于远程计算机上或本地位于工作站计算机 18内。现在参照图2，其中描绘了诸如示例性SRAM阵列的阵列设备。示出 了两个相同的子阵列20A和20B，仅详细介绍子阵列20A。然而，实际设 备可能包括超过两个的子阵列。示例性阵列是中央驱动阵列，具有将字线 选通驱动到字线(例如，wll)上的各个行选择电路24。为了说明，从e00 到eNN枚举了边缘单元。关于字线信号边缘，最长的延迟将发生在单元之 一e[i]N,其中i的范围从O到N,即子阵列20A的维数。在读取操作中， 读取电路26检测位线(例如，位线blOc和blOt)的状态，并且读取性能 是这样确定的，即响应于断言对应的字线(例如，wll)，从e00到eNN 的任何单元可以如何快地通过读取电路26产生正确数据。通常，给定均匀的输出读取电路以及通往接受读取电路的输出的任何 时4中限制点(clock-qualified point)的均衡路径Uqualized path )，最坏 情况的读取延迟值将出现在与最早和最晚字线边缘到W目对应的行中的阵 列边缘。然而，如果输出读取电路路径对关键时序点是非均匀的，那么最 坏情况的读取延迟值可能发生在那些行中的任何地方，其可以是或可以不 是边缘行。同时，最坏情况的延迟指示读取周期开始和结束之间的时序。对于写入来i兌，位线数据值通过数据驱动器22被施加到位线上，例如 位线bl0c和bl0t，并且位线信号边缘的最长延迟将发生在行N。因而， 关于位线和字线信号这二者的最长绝对延迟将发生在单元eNN，并且最短 绝对延迟将发生在单元e00。然而，由于正是位线和字线边缘的到达之间 的差别确定了每个单元的可写能力和时序余量，因此阵列本身内最坏情况 的差别时序值将通常发生在角单元eN0和e0N附近，但不一定在那些角，因为行选择24、数据驱动器22以及所有的信号路径在位线和字线之间的 差别延迟中都起作用。阵列的所有边缘单元都必须被仿真，以便获得对于阵列来说最坏情况 的绝对时序，并且最坏情况的差别时序(以及由此的可写能力)仅可以通 过考虑阵列的所有单元(包括虚线内的非边缘单元)来确定。此外，读取 延迟仅可以通过考虑具有最早和最晚字线到达的行来确定，除非非均勻的 时序可以被假设用于通往任何关键点的位线的下游。此外，必须考虑每个单元的分布式负载效应，以便精确预测在每个单 元处的字线和位线边缘的时序。因此，为了精确的时序结果，在仿真分析 中必须至少包括含有所有单元的精确负载效应。如上所述，用于负载的集 总参数模型并不提供足够精确的结果。本发明的方法确保通过将阵列中的所有单元留在仿真模型中来捕获精 确的时序，但是在用于非边缘单元的仿真模型中却通过指令来禁用非边缘 单元中的内部信号路径。被禁用的信号路径是到达或来自禁用单元的所有 输入和输出路径。然后仅利用明显加重计算负担的边缘单元来实现晶体管 级仿真，因为禁用内部信号路径使得将不仿真单元的内部行为，并且仅留 下来自禁用单元的位线和字线上的分布式负载效应。在仿真之后，对于整个阵列观察位线和字线边缘的差别到达，以便确写能力。如果找到需要仿真的任何非边缘单元，那么通过晶体管级仿真以 及#见情况的时序分析检查来仿真那些单元。此外，在参考列处检查最坏情 况的字线到达，并且也通过晶体管级仿真以及视情况的时序分析检查来仿 真与最坏情况的字线到i^目对应的任何非边缘行。还是在仿真之后，对于阵列中的每个单元，将经定时的字线到达与从 一个或两个边缘列所确定的渐进的位线延迟进行求和，以便确定对经由读 取电路的字线选择来说最大或最小的总读取延迟是否处在非边缘单元的集 合内。如果是的话，也通过晶体管级仿真以及视情况的时序分析检查来仿 真那些单元。现在参照图3A，其中示出了从由晶体管PIO、 N10和P11、 Nll所形 成的两个背对背的反相器构成的简单6T单元。当断言字线wl的时候，通 路晶体管N12和N13分别将位线BLC和BLT耦合于反相器，从而使得由 反相器形成的锁存器的值可以被设置在对单元的写入上。为了禁用对图3A 的单元的仿真，为每个通路晶体管N12和N13的栅极设置"忽略器件 (Ignore Device)"指令。"忽略器件"指令使得仿真器对器件的处理就 好像其在逻辑上^L断开一样(例如，对于NFET就好^*极设置接地)。 然而，该器件保持在关于负载特征的电路模型中。由于当禁用图3A的晶体管N12和N13的时候，没有路径输入或输出 单元，因此在晶体管级阵列建模仿真内并不实现对图3A的单元的内件的 内部仿真，但单元的AC负载效应仍被包括，其影响位线BLT、 BLC和字 线wl上的信号。现在参照图3B，其中描绘了具有两个数据端口的较为复杂的可扫描存 储单元。包括并以相同的方式禁用上述6T单元的元件。另外，通路晶体 管N12A和N13A提供第二写入端口并且也通过"忽略器件"指令而被禁 用。此外，通过N15A、 N15B、 N16A、 N16B提供双重读取端口 ，并且通 过"忽略器件"指令在逻辑上对其加以禁用。通过扫描电路仅是提供了剩余的信号路径，其可以影响图3B的单元 的内部状态或可以在来自单元的输出处引起效应。当断言扫描时钟cka的 时候，晶体管N14A和N14B提供扫描输入值sic和sit。通过晶体管N14A 和N14B的路径被"忽略器件"指令在逻辑上禁用。当扫描时钟ckb激活晶体管N17A和N17B的时候，反相器11-14以及 扫描锁存器L1改变扫描输出信号soc、 sot。通过"忽略器件"指令禁用晶 体管N17A和N17B防止了扫描锁存器和输出电路内任何地方的变化，从 而防止对那些电路的仿真。仅针对只仿真边缘单元的第 一静态时序分析通路中的非边缘单元设置 上述"忽略器件，，指令。在定位阵列中央内的任何异点之后，除了这些异 点之外可以以相同的方式禁用整个阵列，且通过在那些单元才莫型内移除"忽略器件"指令来对非边缘异点单元进行全仿真。现在参照图4，在流程图中说明了依照本发明的实施例的方法。首先， 在所有非边缘单元禁用通路器件(以及其它输入路径)的情况下，对所有 边缘单元实现晶体管级仿真(步骤50)。从边缘列数据找到字线边缘到达 延迟和位线到读取电路延迟的总和(步骤51)。如果牵涉到任何非边缘行 (判定52),那么对于进一步的晶体管级仿真启用那些行(步骤53)。接 下来，为阵列的每个单元确定字线和位线边缘在到达上的差别(步骤54)， 并且确定边缘单元的最大和最小差别以便找到差别范围(步骤55)。如果 任何"异点"非边缘单元的差别超过该范围(判定56)，那么对于进一步 的晶体管级仿真启用那些行(步骤57)。最后，对于附加单元，在其输入 路径;故启用，而其它非边缘单元(以及视情况先前所仿真的边缘单元)使 输入路径净皮禁用的情况下，实现晶体管级仿真(步骤59)。最后，根据边 缘单元时序和任何附加单元/行的时序来检验读取和写入性能(步骤58)。 虽然已经参照本发明的优选实施例特别示出并描述了本发明，但是本 领域的技术人员将理解可以在形式和细节上对其进行前述以及4艮多其它的 改变。
权利要求
1.一种用于检验阵列设计的性能的方法，所述方法包括指定所述阵列设计的单元的晶体管级模型；禁用所述阵列设计内并没有位于沿所述阵列设计的布局的任何边界的非边缘单元的内部仿真；仿真所述晶体管级模型，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中；以及实现对位于所述阵列设计的边界处的边缘单元的时序分析，以便通过确定读取和写入时序值中的至少一个来检验所述性能，其中所述非边缘单元被包括在所述阵列设计内的信号线的负载中。
2. 根据权利要求l的方法，其中所述阵列设计是静态随机访问存储器(SRAM)阵列i殳计，并且其中所述时序分析确定读取延迟和写入周期时间中的至少一个。
3. 根据权利要求1或2的方法，其进一步包括依照所述时序分析的结果，为所述阵列设计的每个单元确定字线边缘 和位线边缘的到达之间的差别；第一确定所述边缘单元中所述差别的最大和最小差别；第二确定除了所述边缘单元之外的任何非边缘单元是否具有比所述边 缘单元中的所述最大差别更大的差别；第三确定任何所述非边缘单元是否具有比所述边缘单元中的所述最小 差别更小的差别；以及响应于确定给定的其它单元具有比所述最大差别更大的差别和比所述 最小差别更小的差别中的一个，启用对所述给定的其它单元的内部仿真并 且通过补充的晶体管级仿真来仿真所述给定单元。
4. 根据权利要求l至3中任何一项的方法，其中所述阵列设计包括多 个子阵列，由此，所述字线边缘和所述位线边缘的最坏情况的到达并不发 生在所述阵列i殳计的边缘，而^JL生在所述子阵列的边缘，并且其中对所述多个子阵列中的每一个重复所述指定、禁用、仿真和实现。
5. 根据权利要求1至4中任何一项的方法，其中通过电路模型软件包 来实现所述仿真，所述电路模型软件包仿真所提供的模型中具有任何内部 信号变化的所有电路，并且其中所述禁用包括利用指令来重写所述阵列i殳 计的所述非边缘单元处的字线输入。
6. 根据权利要求5的方法，其中通过在逻辑上禁用所述非边缘单元的 所有单元通路晶体管的指令来实现所述重写。
7. 根据权利要求1的方法，其进一步包括 对于在所述阵列的特定列处所述阵列的每行，确定字线到达延迟； 确定从所述阵列内每个单元到对应的读取电路的位线延迟； 对于每个所述单元，将所述字线延迟和位线延迟进行求和； 找到所述求和的最大和最小结果；确定所述最大和最小延迟中的至少一个是否对应于所述阵列的单元的 至少一个非边缘行；以及响应于确定所述求和的所述最大和最小结果中的所述至少一个对应于 非边缘行内的特定单元，启用对所述单元的非边缘行的内部仿真并且通过 补充的晶体管级仿真来仿真所述单元的非边缘行。
8. —种工作站计算机系统，其包括存储器和处理器，所述存储器用于 存储用于检验阵列设计的性能的程序指令，并且所述处理器用于执行所述 程序指令，并且其中所述程序指令包括用于以下操作的程序指令指定所述阵列设计的单元的晶体管,型；禁用所述阵列设计内并没有位于沿所述阵列设计的布局的任何边界的 非边缘单元的内部仿真；仿真所述晶体管级才莫型，其中所述非边缘单元净皮包括在所述阵列设计 内的信号线的负载中；以及实现对位于所述阵列设计的边界处的边缘单元的时序分析，以^更通过 确定读取和写入时序值中的至少一个来检验所述性能，其中所述非边缘单 元^L包括在所述阵列^:计内的信号线的负载中。
9. 根据权利要求8的工作站计算机系统，其中所述阵列设计是静态随 机访问存储器(SRAM)阵列设计，并且其中所述时序分析确定读取延迟 和写入周期时间中的至少一个。
10. —种包括计算机程序代码的计算机程序，当被加载到计算机系统 并在其上执行的时候，其使得所述计算机系统实现根据权利要求1至7中 任何一 项的方法的所有步骤。
全文摘要
一种用于通过仿真全阵列模型中的边缘单元的操作来检验阵列性能的方法和系统，其减少了用于完整的设计检验所需的计算时间。所述阵列(或者如果阵列被分割的话，每个子阵列)的边缘单元受到时序仿真，而所述阵列的中央单元在逻辑上被禁用，但却保留在电路模型中，提供合适的负载。如果计算指示了由非边缘单元所导致的最坏情况的条件，则指定附加单元来仿真。观察字线到达以便确定最坏情况的行来进行选择。对于写入操作，字线边缘和数据边缘之间的差别被用于定位任何的非边缘“异点”单元。对于读取操作，将字线延迟与从边缘列数据确定的位线延迟进行求和，以便定位任何的异点。
文档编号G06F17/50GK101405737SQ200780009878
公开日2009年4月8日 申请日期2007年3月27日 优先权日2006年4月11日
发明者M·J·H·李, P·G·谢泼德三世, V·阿加瓦尔 申请人:国际商业机器公司