信息处理系统和信息处理方法

专利名称：信息处理系统和信息处理方法
技术领域：
本发明涉及一种包括非易失性存储器的信息处理系统，并涉及一种信息 处理方法。
背景技术：
与上
述的NOR型闪速存储器相比，NAND型闪速存储器具有集成度高且比特单 位成本低的优点。另一方面，NAND型闪速存储器在数据可靠性方面具有如 下缺点即，NAND型闪速存储器具有在先天(congenital )或后天(postnatal) 环境下、出现在其中数据不能被正确读取/写入的故障块的一定可能性，还具 有因长期使用而出现比特错误的一些可能性。结果，这些NAND型闪速存 储器已经被主要用作数据区域的存储器，而没有被用作需要高可靠性的程序 区域的存储器。
然而，近来，为了在有效地利用NAND型闪速存储器的优点的同时以 更低的成本构建系统，在本技术领域中已经提出了能够将NAND型闪速存 储器用作程序存储区域的数据更高可靠性实现技术。在上述的技术中，CPU 将用于初始启动系统的程序从NAND型闪速存储器传送到随机存取存储器 以便执行这些程序。
关于NAND型闪速存储器的数据可靠性中包含的问题，故障块信息以 多路复用的方式存储在在外部提供的非易失性存储设备中或者存储在 NAND型闪速存储器中，从而提高关于故障块信息的可靠性(参见专利公开 1)。此外，关于比特错误方面，执行利用检验码的错误检测处理操作和错误 校正处理操作，来提高数据可靠性(参见专利公开2和专利公开3)。
专利公开1 专利公开2 专利公开1
JP-A-2006-277395 JP-A-2005-190201 JP-A-2006-323739
然而，根据专利公开1中描述的方法，虽然可以避免CPU从故障块初始启动系统，但是不能避免比特错误。此外，在专利公开2或专利公开3中 描述的方法中，执行错误校正的指令必须包含在装入程序中，CPU通过该装 入程序从NAND型闪速存储器读出数据。当系统初始启动时，用于执行 NAND型闪速存储器的错误校正和数据管理的文件系统还没有启动，但是如 果错误校正在初始启动期间执行，则启动时间变长。结果，下面的想法不是 现实的解决方案即，执行错误校正的指令包含在装入程序中，CPU通过该 装入程序从NAND型闪速存储器读出数据。
此外，存在许多装入程序通过不可改变的掩模型只读存储器而设计的机 会。因此，存在当NAND型闪速存储器的代(generation)改变时、先前设 计好的装入程序不能正确与之适应的可能性。

发明内容
本发明的目的是提供一种信息处理系统和信息处理方法，其可以基于存 储在非易失性存储器中的数据稳定地执行其初始启动。
本发明旨在提供一种信息处理系统，该信息处理系统包括第一非易失 性存储器，在该第一非易失性存储器中，用于启动信息处理系统的多个第一 程序和多个第 一程序的复本已经存储在彼此不同的块中；第二易失性存储
器，多个第一程序被传送至该第二易失性存储器；第三非易失性存储器，在 该第三非易失性存储器中存储用于执行多个第一程序的第二程序；和CPU， 用于执行多个第一程序。
在上述的信息处理系统中，在第二程序中已经包含一指令，而该指令指 示多个第一程序从第一存储器传送至第二存储器，将传送至第二存储器的多 个第一程序的内容进行相互比较；并且，如果多个第一程序的内容彼此不一 致，则基于多数判决从多个第一程序中判定出正常程序；并且CPU执行被 判定为正常程序的第 一程序，从而初始启动信息处理系统。
在上述的信息处理系统中，用于确定将多个第一程序的内容相互比较的 总数的判定值已经包含在第一程序中；并且CPU根据判定值执行所述指令。
在上述的信息处理系统中，在已经存储有第 一程序中的 一 个或第 一程序 中的一个的复本的区域是第一存储器中的故障块的情况下，在比较多个第一 程序的内容时，不采用存储在包括故障块的区域中的程序。
在上述的信息处理系统中，当更新第一程序中的一个时，将用于第一程序中的一个的更新程序覆写在已经存储有第一程序中的一个的区域中，并 且，将更新程序的复本覆写在已经存储有第 一程序中的 一个的复本的区域
中；并且在已经存储有第 一程序中的 一个或第 一程序中的 一个的复本的区域
中存在故障块的情况下，将更新程序或更新程序的复本写入第一存储器的预 先准备好的备用区域中。
在上述的信息处理系统中，在CPU成功执行第一程序之后，CPU将被 判定为正常数据的数据覆写在被判定为错误区域的区域中，其中错误区域位 于多个第一程序的内容彼此不一致的地方。
本发明旨在提供一种信息处理系统，该信息处理系统包括第一非易失 性存储器，在该第一非易失性存储器中，用于启动信息处理系统的多个第一 程序和多个第 一程序的复本已经存储在彼此不同的块中；第二易失性存储 器，多个第一程序被传送至该第二易失性存储器；第三非易失性存储器，在 该第三非易失性存储器中存储用于执行多个第一程序的第二程序；CPU,用 于执行多个第一程序和第二程序；和程序校正电路，用于校正第一程序的错 误。
在上述的信息处理系统中，程序校正电路将传送至第二存储器的多个第 一程序的内容相互比较；当多个第一程序的内容彼此不一致时，程序校正电 路基于多数判决判定多个第 一程序中的正常程序；并且程序校正电路将被判 定为正常程序的第 一程序重新写入到第二存储器中。
在上述的信息处理系统中，在第二程序中已经包含一指令，而所述指令 指示多个第一程序从第一存储器传送至第二存储器，以便启动程序校正电 路；并且CPU执行被程序校正电路判定为正常程序的第一程序，以便初始 启动信息处理系统。
在上述的信息处理系统中，用于确定将多个第一程序的内容相互比较的 总数的判定值已经包含在第一程序中；CPU根据判定值执行所述指令；并 且程序校正电路将多个第一程序的内容相互比较，并根据判定值基于多数判 决判定正常程序。
在上述的信息处理系统中，在已经存储有第 一程序中的 一 个或第 一程序 中的一个的复本的区域是第一存储器中的故障块的情况下，在比较多个第一 程序的内容时，不采用存储在包括故障块的区域中的程序。
在上述的信息处理系统中，当更新第一程序中的一个时，将用于第一程
8序中的 一个的更新程序覆写在已经存储有第 一程序中的 一个的区域中，并 且，将更新程序的复本覆写在已经存储有第 一程序中的 一个的复本的区域
中；并且在已经存储有第 一程序中的 一个或第 一程序中的一个的复本的区域 中存在故障块的情况下，将更新程序或更新程序的复本写入第 一存储器的预 先准备好的备用区域中。
在上述的信息处理系统中，在CPU成功执行第一程序之后，CPU将被 判定为正常数据的数据覆写在被判定为错误区域的区域中，其中错误区域位
于多个第 一程序的内容^:此不 一致的地方。
本发明旨在提供一种由信息处理系统执行的信息处理方法，信息处理系 统包括CPU和用于在其中存储该信息处理系统的启动时间信息的非易失性
存储器；在该信息处理方法中，在信息处理系统启动时，CPU更新启动时 间信息；并且当启动时间超过指定的阈值时，CPU覆写存储在非易失性存 储器中的相同内容。
在上述的信息处理方法中，已经存储在非易失性存储器中的内容是由 CPU执行的程序。
在上述的信息处理方法中，启动时间信息是信息处理系统的启动次数信息。
在上述的信息处理方法中，启动时间信息是信息处理系统在其中被启动 的实际时间
本发明旨在提供一种信息处理系统的信息处理方法，信息处理系统包 括CPU;非易失性存储器，用于在其中存储信息处理系统的启动时间信息； 和通知单元，用于对使用该信息处理系统的用户通知程序刷新的执行；其中
在用户对于由通知单元所通知的通知发出许可的情况下，CPU在信息处理 系统被启动时更新启动时间信息；并且当启动时间超过指定的阈值时，CPU 覆写存储在非易失性存储器中的相同内容。
在上述的信息处理方法中，已存储在非易失性存储器中的内容是由CPU 执行的程序。
在上述的信息处理方法中，启动时间信息是信息处理系统的启动次凄t信
自
在上述的信息处理方法中，启动时间信息是信息处理系统在其中被启动 的实际时间。根据本发明所涉及的信息处理系统和信息处理方法，可以基于存储在非 易失性存储器中的数据稳定地执行初始启动。此外，由于可以以简单的方式
校正比特错误，因此，即使在非易失性存储器的代(generation)改变时，该信 息处理系统和信息处理方法也可以正确地操作。此外，可以抑制比特4昔误的 出现频率，从而可以缩短系统的初始启动时间。


图1是示出根据本发明第一实施方式的信息处理系统的框图。 图2是用于指示存储在第一实施方式的第一存储器110中的程序的安排 示例的示图。
图3是用于说明与第一实施方式的系统初始启动相关的CPU的处理操 作的流程图。
图4是示出根据本发明第二实施方式的信息处理系统的框图。 图5是用于指示存储在第二实施方式的第一存储器110中的程序的安排 示例的示图。
图6是用于说明与第二实施方式的系统初始启动相关的CPU的处理操 作的流程图。
图7是用于说明在图6所示的流程图中当出现故障块时CPU的处理操 作的流程图。
图8是示出根据本发明第三实施方式的信息处理系统的框图。
图9是用于说明当CPU更新第三实施方式中的第一程序组时CPU的处
理操作的流程图。
图10是示出根据本发明第四实施方式的信息处理系统的框图。
图11是用于指示存储在第四实施方式的第一存储器110中的程序的安
排示例的示图。
图12是表示第四实施方式的程序校正电路201的框图。
图13是用于说明与第四实施方式的系统初始启动相关的CPU和程序校
正电路201的各处理操作的流程图。
图14是示出根据本发明第五实施方式的信息处理系统的框图。
图15是用于说明与第五实施方式的系统初始启动相关的CPU和程序校
正电路201的各处理操作的流程图。
10图16是用于说明当图15所示的流程图中出现故障块时CPU和程序校
正电路的处理操作的流程图。
图17是表示根据本发明第六实施方式的信息处理系统的框图。 图18是表示根据本发明第七实施方式的信息处理系统的框图。 图19是用于说明由第七实施方式的信息处理系统所执行的信息处理操
作的流程图。
图20是用于说明由第七实施方式的信息处理系统所执行的一不同的信
息处理操作的流程图。
图21是指示根据本发明第八实施方式的信息处理系统的框图。
图22是用于说明由第八实施方式的信息处理系统所执行的信息处理操
作的流程图。
图23是用于说明由第八实施方式的信息处理系统所执行的信息处理操 作的流程图。
图24是用于说明由第八实施方式的信息处理系统所执行的信息处理操 作的流程图。
图25是用于说明由第八实施方式的信息处理系统所执行的信息处理操 作的流程图。
图26是指示根据本发明第九实施方式的信息处理系统的框图。 图27是用于说明由第九实施方式的信息处理系统所执行的信息处理操 作的流程图。
图28是表示4艮据本发明第十实施方式的信息处理系统的框图。 图29是用于说明由第十实施方式的信息处理系统所执行的信息处理操 作的流程图。
图30是用于说明由第十实施方式的信息处理系统所执行的信息处理操
作的流程图。
具体实施例方式
现在参照附图描述本发明的实施方式。应当理解，在下面所^提到的实施 方式中，将描述下述的信息处理系统和信息处理方法当最初从诸如NAND 型闪速存储器等的非易失性存储器启动该信息处理系统时，所述信息处理系 统和信息处理方法通过避免出现故障块并通过校正比特错误、能够在正常且
ii安全的条件下初始启动信息处理系统。非易失性存储器具有在先天或后天环 境下出现在其中数据不能被正确读取/写入的故障块的 一定可能性，还具有因 长期使用而出现比特错误的一些可能性。当出现这种比特错误时，保存在该 非易失性存储器中的数据值发生变化。 (第一实施方式)
图1是指示本发明第一实施方式的信息处理系统1的框图。如图l所示，
第一实施方式的信息处理系统1配备有CPU 101、在其中存储了第一程序组 111的第一非易失性存储器110、第二易失性存储器120、以及在其中存储了 第二程序131的第三非易失性存储器130。应当理解，CPU101和第三存储 器130设置在LSI 100内。
图2是表示关于存储在第一存储器110中的程序的安排示例的框图。如 图2所示，关于第一存储器110内的第一程序组111,已经将对应于具有相 同内容的程序的第一程序112、 113、 114存储在不同的块中。
图3是用于说明与第一实施方式的系统初始启动有关的、CPU 101的处 理操作的流程图。还应当注意，表述"多数判定数(majority judging number)" 表示在多数判定中所使用的程序的总数。在该第一实施方式中，已将"多数 判定数"设定为3。
CPU 101通过释放系统复位102来访问第三存储器130，从而4丸行第二 程序131。接下来，CPU 101从第一存储器110读出第一程序组111，然后， 将所读出的第一程序组111传送到第二存储器120。接下来，CPU 101将第 一程序组111中包含的第一程序112-114的内容相互比较。还应当注意，上 述比较操作以1、 2、 4、 8字节等为单位来进行。作为比较操作的结果，在 存在不一致的数据内容的情况下，CPU101进行多数判决，然后将较多数的 一致数据内容判定为正常数据。CPU 101将被判定为正常数据的凄t据重新写 入第二存储器120中。当CPU 101将第一程序组111中的全部内容相互比较 时，CPU 101访问已经在其中重新写入了被判定为正常数据的数据的第二存 储器120，以执行系统的初始启动。
(第二实施方式)
图4是指示本发明第二实施方式的信息处理系统1的框图。第一存储器 110中已经存储有第一程序组151，该第一程序组151包含有总数大于多数 判定数的初始安排示例的框图。作为第一程序组151，已经存储了对应于具有相同内容的
程序的第一组152-156。指示多数判定数的参数162-166已经分别存储在第 一程序152-156中。还应当注意，在第二实施方式中，多数判定凝:改变了。
图6是用于"^兌明与第二实施方式的系统初始启动有关的、CPU 101的处 理操作的流程图。还应当注意，多数判定数的初始值例如设定为3，然后在 第二实施方式中改变为5。
CPU 101通过释放系统复位102来访问第三存储器130，从而^丸行第二 程序131。接下来，CPU 101从第一存储器110读出第一程序组151，然后， 将所读出的第一程序组151与参数162-164比较。在第一程序组151与参数 一致的情况下，CPU 101将由该参数指示的数确定为多数判定数。相反，在 第一程序组151与参数不一致的情况下，CPU 101通过进行多数判决来确定 多数判定数。
CPU 101根据多数判定数将第一程序152-156传送至第二存储器120。 接下来，CPU 101将第一程序152-156的内容相互比较。还应当注意，上述 比较操作以1、 2、 4、 8字节等为单位来进行。作为比较操作的结果，在存 在不一致的数据内容的情况下，CPU 101进行多数判决，然后将4交多数的一 致数据内容判定为正常数据。CPU 101将被判定为正常数据的数据重新写入 第二存储器120中。当CPU 101将第一程序组111中的全部内容相互比较时， CPU 101访问已经在其中重新写入了被判定为正常数据的数据的第二存储 器120,以#1行信息处理系统1的初始启动。
图7是用于说明当在图6所示的流程图中存在故障块时CPU 101的处理 操作的流程图。如图7所示，当在存储于第一存储器110中的第一程序组151 中存在故障块时，CPU 101不将数据从第一存储器110传送到第二存储器 120。此外，当存在故障块时，CPU 101将通过从多数判定数中减去故障块 总的出现数得到的数确定为多数判定数。
(第三实施方式)
图8是指示本发明第三实施方式的信息处理系统1的框图。在该第三实 施方式中，更新了第一程序组。如图8所示，第三实施方式的信息处理系统 1配备有CPU 101;第一存储器110,用于在其中存储第一程序组111和提 供用来执行更新处理操作的第三程序181;第二存储器120;第三存储器130, 用于在其中存储第二程序131;第四存储器190，用于在其中存储更新程序191和更新请求数据192;以及传送设备193。
作为用于更新第一程序组111的触发对象，存在从位于信息处理系统1 外部的外部源发出的程序更新请求103、以及存储在第四存储器190中的更 新请求数据192。此外，传送设备193具有能够从第四存储器190读出数据 以将所读出的数据传送到第二存储器120的功能。此外，传送设备193具有 能够从第二存储器120读出数据以将所读出的数据传送到第一存储器110的 另一功能。
图9是用于描述当CPU 101更新第一程序组111时CPU 101的处理操 作的流程图。当CPU 101检测到程序更新请求103或更新请求数据192时， CPU 101相对于第一程序组111执行更新处理操作。CPU 101从第四存储器 190读出更新程序191,然后将读出的更新程序191传送至第一存^t器110。 此时，更新程序191可以可选择地经由第二存储器120传送至第一存储器 110。可选地，更新程序191的更新操作可以由传送设备193执行。
CPU 101检验传送至第一存储器110的数据是否已在正常条件下写入。 此时，在已经写入数据的块成为故障块的情况下，CPU101在该故障块中写 入故障块信息，并在备用区域中重新写入程序。此时，CPU101类似地进行 写入检验。当CPU 101完成了总数等于多数判定数的多个程序的写入操作 时，CPU 101就完成了程序更新处理操作。
此外，在当CPU 101执行图3、图6或图7所示的信息处理系统1的初 始启动序列时、在进行数据比较操作时发生数据不一致事件的情况下，在初 始启动成功后，CPU 101通过采用存储在第二存储器120中的可以j吏初始启 动成功的程序，对存储在第一存储器110中的第一程序组111执行覆写操作。
(第四实施方式)
图10是指示本发明第四实施方式的信息处理系统2的方框图。如图10 所示，第四实施方式的信息处理系统2配备有CPU101、用于在其中存储第 一程序组111的第一存储器110、第二存储器120、用于在其中存储第二程 序231的第三存储器130、以及程序校正电路201。程序校正电路201检查 第一程序组lll的内容，并且，如果发生错误，程序校正电路201对错误的 程序进行校正。应当注意，CPU 101和第三存储器130均提供在LSI 100内。
图11是用于表示关于存储在第一存储器110中的程序的安排示例的框 图。如图ll所示，关于第一存储器110内的第一程序组111，已经将对应于具有相同内容的程序的第一程序112、 113、 114存储在不同的块中。
图12是示出程序校正电路201的方框图。程序校正电路201主要具有 数据比较功能、基于多数判决的数据校正功能、以及数据的传送控制功能。 此外，响应于从CPU 101发出的指令，程序校正电3各201可以进4亍凄t据传送 控制操作，并可以改变多数判定数。
图13是用于说明与第四实施方式的系统初始启动相关的CPU 101和程 序校正电路201的各处理操作的流程图。还应当注意，在该第四实施方式中， 已将多数判定数设定为3。
CPU 101通过释放系统复位102来访问第三存储器130，从而4丸行第二 程序231。接下来，CPU 101启动程序校正电路201。程序校正电^各201从 第一存储器IIO读出第一程序组111，然后将读出的第一程序组111传送到 第二存储器120。接下来，程序校正电路201将第一程序组111中包含的第 一程序112-114的内容相互比较。作为比较操作的结果，在存在不一致的数 据内容的情况下，程序校正电路201进行多数判决，然后将较多数的一致数 据内容判定为正常数据。程序校正电路201将被判定为正常数据的数据重新 写入第二存储器120中。当程序校正电路201将第一程序组111中的全部内 容相互比较时，CPU 101访问已经在其中重新写入了被判定为正常数据的数 据的第二存储器120,以执行信息处理系统2的初始启动。
(第五实施方式)
图14是指示本发明第五实施方式的信息处理系统2的框图。除了包含 总数大于多数判定数的初始值的多个第一程序的第一程序组151已存储在第 一存储器110中以外，第五实施方式的信息处理系统2与第四实施方式的信 息处理系统类似。应当理解，在该第五实施方式中，多数判定数也改变。
图15是用于说明与第五实施方式的系统初始启动相关的CPU 101和程 序校正电路201的各处理操作的流程图。还应当注意，在该第五实施方式中， 多数判定数的初始值例如设定为3,然后变成5。
CPU 101通过释放系统复位102来访问第三存储器130，从而4丸行第二 程序23L接下来，CPU 101 A^第一存储器llO读出第一程序组151,然后 将参数162-164互相比较。当这些参数彼此一致时，CPU101将由这些一致 的参数指示的数确定为多数判定数，而当这些参数彼此不一致时，CPU 101 基于多数判决来确定多数判定数。
15接下来，CPU 101启动程序校正电路201。此时，CPU101将多数判定 数设定到程序校正电路201，并设定数据传送控制操作等。程序校正电路201 将第一程序组151中包含的第一程序152-156传送至第二存储器120。接下 来，程序校正电路201将第一程序152-156的内容相互比较。作为比较操作 的结果，在存在不一致的数据内容的情况下，程序校正电路201进行多数判 决，然后将较多数的一致数据内容判定为正常数据。程序校正电路201将被 判定为正常数据的数据重新写入第二存储器120中。当程序校正电^各201将 第一程序组151中的全部内容相互比较时，程序才交正电路201向CPU 101 通知数据传送操作的完成。CPU 101访问已经在其中重新写入了^C判定为正 常数据的数据的第二存储器120，以执行系统的初始启动。
图16是用于说明当图15所示的流程图中存在故障块时CPU 101和程序 校正电路201的各处理操作的流程图。如图16所示，在存储在第一存储器 110中的第一程序组151中存在故障块的情况下，程序校正电路201不执行 对应于故障块的程序的传送/设定操作。而且，当存在故障块时，CPU 101 将通过从多数判定数中减去故障块的出现数而计算出的数作为多数判定数 设定到程序校正电路201 。
(第六实施方式)
图17是指示本发明第六实施方式的信息处理系统2的框图。除了在第 三实施方式的信息处理系统1中提供的结构部件以外，第六实施方式的信息 处理系统2配备有在第四实施方式中解释的程序校正电路201 。
CPU 101更新第一程序组111时CPU 101的处理操作的内容与参照图9 在第三实施方式中描述的内容类似。在当CPU101执行图13、图15或图16 指示的系统初始启动序列时、在CPU 101对数据相互比较时发生凄t据不一致 事件的情况下，在系统初始启动成功后，CPU 101通过采用在第二存储器120 上的初始启动可以成功的程序，对第一存储器110中的第一程序组Ul进行 覆写。
(第七实施方式)
图18是指示本发明第七实施方式的信息处理系统3的框图。如图18所 示，第七实施方式的信息处理系统3配备有CPU 301;计时器302;阈值 303，其被用于与启动时间相比较；第一存储器310，用于在其中存储启动时 间信息311;以及第二存储器320。
16图19是用于说明由第七实施方式的信息处理系统3所执行的信息处理
操作的流程图。在信息处理系统3启动之后，CPU301从第一存储器310读 出启动时间信息311。接下来，CPU301将启动时间信息311与包含在CPU 301中的阈值303进行比较。在启动时间信息311小于阈值303的情况下， CPU 301不执行任何处理操作而前进至下一处理操作。在启动时间信息311 大于阈值303的情况下，CPU 301读出已存储在第一存储器310中的数据 312。此外，CPU 301相对于读出的数据312执行错误校正处理操作，然后 将经过错误校正的数据重新写入第一存储器310上的在其中存储过数据312 的同一存储区中，此后前进至下一处理操作。接下来，CPU301更新启动时 间信息311,然后将更新的启动时间信息311重新写入第一存储器310中。 此时，在启动时间信息311超过阈值303的情况下，CPU301重复地执行上 述处理操作。
图20是用于说明由第七实施方式的信息处理系统3所执行的信息处理 操作的流程图，其与第六实施方式的信息处理系统所执行的信息处理操作不 同。虽然图20所示的流程图与图19所示的流程图基本相同，但其在启动时 间信息311已更新之后的处理操作不同于图19所示的流程图中的处理操作。 即，CPU 301更新启动时间信息311,然后将更新的启动时间信息311重新 写入第一存储器310。此时，即使启动时间信息311超过阈值303, CPU 301 也完成处理序列。
(第八实施方式)
图21是指示根据本发明第八实施方式的信息处理系统3的框图。在该 第八实施方式中，第一存储器310中存储由CPU301执行的程序313,而不 是图18中所示的数据312。
在由第八实施方式的信息处理系统3执行的信息处理操作中，如图22 和23所示，当将图21所示的启动时间信息311定义为启动次lt "n"时， 每次CPU301进行初始启动时，CPU301执行11=11+1的处理操作。可选地， 如图24和图25所示，当图21指示的启动时间信息311可定义为由计时器 302测量的"X(即，启动时间的测量时间)"的累计值"T"时，CPU 301可 以执行T=T+X的处理操作。
(第九实施方式)
图26是指示本发明第九实施方式的信息处理系统4的框图。如图26所示，在第九实施方式的信息处理系统4中，相对于图18所示的第七实施方 式的信息处理系统3，额外地采用了用于用户的通知部件450。此外，许可 信息451从用户输入到CPU 301 。
图27是用于说明由第九实施方式的信息处理系统4所执行的信息处理 操作的流程图。在信息处理系统4启动之后，CPU301从第一存储器310读 出启动时间信息311。接下来，CPU301将启动时间信息311与包含在CPU 301中的阈值303进行比较。在启动时间信息311小于阈值303的情况下， CPU 301不执行任何处理操作而前进至下一处理操作。在启动时间信息311 大于阈值303的情况下，CPU301经由通知部件450请求用户，以确:〖人第一 存储器310的内容被重新写入。当CPU 301从用户接受许可信息451时， CPU301读出已存储在第一存储器310中的数据312。此外，CPU 301对读 出的数据312执行错误校正处理操作，然后将经过错误校正的数据重新写入 第一存储器310上的在其中存储过数据312的同一存储区中，此后前进至下 一处理操作。另一方面，当CPU 301不能接受从用户发出的许可信息451 时，CPU 301不执行任何处理操作而前进至下一处理操作。接下来，CPU 301 更新启动时间信息311，然后将更新的启动时间信息311重新写入第一存储 器310中。此时，在启动时间信息311超过阈值303的情况下，CPU 301完 成上述处理序列操作。
(第十实施方式)
图28是指示根据本发明第十实施方式的信息处理系统4的框图。在该 第十实施方式中，在第一存储器310中存储由CPU301执行的程序313,而 不是图26中所示的数据312。
在由第十实施方式的信息处理系统4执行的信息处理操作中，如图29 所示，当将图28所示的启动时间信息311定义为启动次数"n"时，每次 CPU 301进行初始启动时，CPU 301执行r^n+l的处理操作，。可选地，如 图30所示，当将图28所示的启动时间信息311定义为由计时器302测量的 "X(即，启动时间的测量时间)"的累计值"T"时，CPU 301可以执行T:T+X 的处理操作。
根据上述实施方式的信息处理系统和信息处理方法，当第一程序111和 复制的第一程序111已存储在第一存储器110中时，将相应的第一程序111 及其复制的程序相互比较，然后基于多数判决来判定正常程序。结果，可以在正常的条件下以安全的方式执行系统的初始启动。此外，由于避免了故障 块并校正了比特错误，该系统可以以更稳定的方式进行初始启动。此外，由 于可以用简单的方式校正比特错误，因此即使当非易失性存储器的代改变 时，该信息处理系统和信息处理方法也可以正确地操作。此外，可以抑制比 特错误的出现频率，从而可以缩短系统的初始启动时间。
根据本发明，信息处理系统和信息处理方法可以有用地用作需要初始启 动系统的、诸如个人计算机、便携式信息设备、便携式电话、数字照相机、 数字摄像机、游戏机和数字音频设备的电子设备。
权利要求
1. 一种信息处理系统，包括第一非易失性存储器，在该第一非易失性存储器中，用于启动该信息处理系统的多个第一程序和所述多个第一程序的复本已经存储在彼此不同的块中；第二易失性存储器，所述多个第一程序被传送至该第二易失性存储器；第三非易失性存储器，在该第三非易失性存储器中存储用于执行所述多个第一程序的第二程序；和CPU，用于执行所述多个第一程序。
2. 如权利要求1所述的信息处理系统，其中在所述第二程序中已经包含一指令，所述指令指示所述多个第一程序从 所述第 一存储器传送至所述第二存储器，将传送至所述第二存储器的所述多 个第一程序的内容进行相互比较；并且，如果所述多个第一程序的内容彼此 不一致，则基于多数判决从所述多个第一程序中判定正常程序；并且其中所述CPU执行;故判定为所述正常程序的第一程序，从而初始启动所述 信息处理系统。
3. 如权利要求2所述的信息处理系统，其中用于确定将所述多个第 一程序的内容相互比较的总数的判定值已经包 含在所述第一程序中；并且其中所述CPU根据所述判定值执行所述指令。
4. 如权利要求2所述的信息处理系统，其中在已经存储有所述第 一程序中的一个或所述第 一程序中的一个的复本 的区域是所述第 一存储器中的故障块的情况下，在比较所述多个第 一程序的 所述内容时，不采用存储在包括所述故障块的区域中的程序。
5. 如权利要求2所述的信息处理系统，其中当更新所述第 一程序中的一个时，将用于所述第 一程序中的一个的更新 程序覆写在已经存储有所述第一程序中的一个的区域中，并且，将所述更新 程序的复本覆写在已经存储有所述第一程序中的一个的复本的区域中；并且 其巾在已经存储有所述第一程序中的一个或所述第一程序中的一个的所述复本的区域中存在故障块的情况下，将所述更新程序或所述更新程序的复本 写入所述第一存储器的预先准备好的备用区域中。
6. 如权利要求2所述的信息处理系统，其中在所述CPU成功执行所述第一程序之后，所述CPU将被判定为正常数 据的数据覆写在被判定为错误区域的区域中，其中所述错误区域位于所述多 个第 一程序的内^f皮此不 一致的地方。
7. —种信息处理系统，包括第一非易失性存储器，在该第一非易失性存储器中，用于启动该信息处 理系统的多个第 一程序和所述多个第 一程序的复本已经存储在彼此不同的 块中；第二易失性存储器，所述多个第一程序被传送至该第二易失性存储器； 第三非易失性存储器，在该第三非易失性存储器中存储用于执行所述多 个第一程序的第二程序；CPU，用于执行所述多个第一程序和所述第二程序；和 程序校正电路，用于校正所述第一程序的错误。
8. 如权利要求7所述的信息处理系统，其中所述程序校正电路将传送至所述第二存储器的所述多个第 一程序的内 容相互比较；当所述多个第 一程序的内容彼此不一致时，所述程序校正电路基于多数 判决来判定所述多个第一程序中的正常程序；并且所述程序校正电路将被判定为所述正常程序的第 一程序重新写入到所 述第二存储器中。
9. 如权利要求8所述的信息处理系统，其中在所述第二程序中已经包含一指令，所述指令指示所述多个第一程序从 所述第一存储器传送至所述第二存储器，以便启动所述程序校正电路；并且 其中所述CPU执行被所述程序校正电路判定为正常程序的所述第一程序， 以便初始启动所述信息处理系统。
10. 如权利要求9所述的信息处理系统，其中用于确定将所述多个第 一 程序的内容相互比较的总数的判定值已经包 含在所述第一程序中；所述CPU根据所述判定值执行所述指令；并且所述程序校正电路将所述多个第一程序的内容相互比较，并根据所述判 定值，基于多数判决来判定所述正常程序。
11. 如权利要求9所述的信息处理系统，其中在已经存储有所述第 一程序中的一个或所述第 一程序中的一个的复本 的区域是所述第一存储器中的故障块的情况下，在比较所述多个第一程序的 所述内容时，不采用存储在包括所述故障块的区域中的程序。
12. 如权利要求9所述的信息处理系统，其中当更新所述第 一程序中的一个时，将用于所述第 一程序中的一个的更新 程序覆写在已经存储有所述第一程序中的一个的区域中，并且，将所述更新 程序的复本覆写在已经存储有所述第一程序中的一个的复本的区域中；并且 其中在已经存储有所述第一程序中的一个或所述第一程序中的一个的所述 复本的区域中存在故障块的情况下，将所述更新程序或所述更新程序的复本 写入所述第一存储器的预先准备好的备用区域中。
13. 如权利要求9所述的信息处理系统，其中在所述CPU成功执行所述第 一程序之后，所述CPU将被判定为正常数 据的数据覆写在被判定为错误区域的区域中，其中所述错误区域位于所述多 个第 一程序的内容彼此不 一致的地方。
14. 一种由信息处理系统执行的信息处理方法，所述信息处理系统包括 CPU和用于在其中存储该信息处理系统的启动时间信息的非易失性存储器； 其中在所述信息处理系统启动时，所述CPU更新所述启动时间信息；并且 其中当所述启动时间超过指定的阈值时，所述CPU覆写存储在所述非易失 性存储器中的相同内容。
15. 如权利要求14所述的信息处理方法，其中 已经存储在所述非易失性存储器中的内容是由所述CPU执行的程序。
16. 如权利要求14所述的信息处理方法，其中 所述启动时间信息是所述信息处理系统的启动次数信息。
17. 如权利要求14所述的信息处理方法，其中所述启动时间信息是所述信息处理系统被启动的实际时间。
18. —种信息处理系统的信息处理方法，所述信息处理系统包括 CPU;非易失性存储器，用于在其中存储所述信息处理系统的启动时间信息；和通知单元，用于对使用该信息处理系统的用户通知程序刷新的^丸行；其中在所述用户对于由所述通知单元所通知的通知发出许可的情况下，所述 CPU在所述信息处理系统被启动时更新所述启动时间信息；并且其中当所述启动时间超过指定的阈值时，所述CPU覆写存储在所述非易失 性存储器中的相同内容。
19. 如权利要求18所述的信息处理方法，其中 已存储在所述非易失性存储器中的内容是由所述CPU执行的程序。
20. 如权利要求18所述的信息处理方法，其中所述启动时间信息是所述信息处理系统的启动次数信息。
21. 如权利要求18所述的信息处理方法，其中所述启动时间信息是所述信息处理系统被启动的实际时间。
全文摘要
信息处理系统包括第一非易失性存储器，在其中，用于启动信息处理系统的多个第一程序和该多个第一程序的复本已存储在彼此不同的块中；第二易失性存储器，该多个第一程序被传送至其中；第三非易失性存储器，向其中存储执行所述多个第一程序的第二程序；和CPU(中央处理单元)，用于执行所述多个第一程序。在第二程序中已包含一指令，该指令指示该多个第一程序从第一存储器传送至第二存储器，将传送至第二存储器的该多个第一程序的内容相互比较；并且，如果所述多个第一程序的内容彼此不一致，则基于多数判决从所述多个第一程序中判定出正常程序。CPU执行被判定为正常程序的第一程序，以初始启动信息处理系统。
文档编号G06F9/445GK101504624SQ200910008500
公开日2009年8月12日 申请日期2009年2月5日 优先权日2008年2月5日
发明者永田荣治, 西原慎治 申请人:松下电器产业株式会社