专利名称：一种GaAs HBT双边沿触发流水线累加器结构的制作方法
技术领域：
本发明设计半导体器件及集成电路设计技术领域，尤其涉及一种GaAs HBT双边沿 触发流水线累加器结构。
背景技术：
砷化镓异质结双极型晶体管(GaAs HBT)因其优秀的高频及击穿性能，成为设计制 造射频电路及超高速数模混合电路的最佳选择之一。采用GaAs HBT工艺设计制造的集成 电路，具有更高的工作频率和更宽的带宽，并且具有良好的器件匹配性能，适合用于大规模 数模混合集成电路。累加器是很多数字电路中的基本电路单元，例如在直接数字频率综合器(DDS) 中，累加器是必不可少的一部分，实现DDS输出波形的相位递增。采用GaAs HBT设计的累 加器，具有高速工作的天然优势，可以满足一些高速电路的要求。随着人们对于更高速度电 路的需求逐渐增大，传统结构设计的GaAs HBT累加器的速度已经不能满足超高速电路的要 求。
发明内容
(一 )要解决的技术问题有鉴于此，本发明的主要目的在于提供一种GaAs HBT双边沿触发流水线累加器结 构，采用双边沿触发流水线结构，大幅提升了累加器的速度。( 二 )技术方案为达到上述目的，本发明提供了一种GaAs HBT双边沿触发流水线累加器结构，该 结构为一由N级Ι-bit全加器并行构成的流水线结构，N为大于2的自然数，每一级Ι-bit全 加器完成累加运算之后向外部输出累加之和，并且向下一级Ι-bit全加器输出进位信号。上述方案中，所述每一级Ι-bit全加器都是双边沿触发结构，在一个时钟周期内 完成两次Ι-bit全加运算，两次全加运算的结果分别为上升沿触发和下降沿触发，分为两 路输出。上述方案中，所述每一级Ι-bit全加器的两路输出信号都经过不同数目级数的寄 存器延迟，第k级ι-bit全加器(k e
)的两路输出信号经过(Ν-k-l)级寄存器延 迟，且最高位的第N级Ι-bit全加器的两路输出信号无需寄存器对其进行延迟。上述方案中，所述第k级ι-bit全加器(k e
)的两路输出信号经过 (Ν-k-l)级寄存器延迟，当k = 0时，第0级Ι-bit全加器的两路输出信号经过(N-I)级寄 存器延迟。上述方案中，所述寄存器根据其输入信号是上升沿触发或下降沿触发的运算结 果，分为上升沿触发和下降沿触发，并且与其后一级寄存器保持触发边沿不同。上述方案中，该结构中的第(N-I)级Ι-bit全加器的两路进位输出信号，经过一个 复用器完成数据拼接，得到一路数据率提升2倍的累加器整体进位溢出信号。
上述方案中，该结构中的每一级Ι-bit全加器的两路输出信号经过不同数目级数 的寄存器将时间轴对齐之后，经过一个复用器完成数据拼接，从而得到N-bit宽度累加器 输出结果，数据率为时钟频率的2倍。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果1、本发明提供的GaAs HBT双边沿触发流水线累加器结构，在每个时钟周期内可以 进行两次累加运算，从而实际上将累加器的速度提升为时钟频率两倍，大幅提升了累加器 的速度。2、实际电路仿真结果显示，采用双边沿触发流水线结构的GaAs HBT4_bit累加器， 可以在时钟频率为IOGHz下稳定工作，由于其内部采用了双边沿触发结构，累加器相当于 工作于内部时钟频率20GHz下。可见，采用本发明所提供双边沿触发流水线累加器结构，可 以将累加器速度大幅提高。
图1为本发明提供的GaAs HBT双边沿触发流水线累加器结构的结构示意图；图2为Ι-bit全加器内部电路结构的结构示意图；图3为4-bit双边沿触发流水线累加器的结构示意图；图4为GaAs HBT Ι-bit加法器的结构示意图；图5为GaAs HBT Ι-bit进位器的结构示意图；图6为GaAs HBT寄存器的结构示意图；图7为GaAs HBT复用器的结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下参照附图，对本发明进一 步详细说明。需要说明的是，本发明所提供的电路是全差分结构，所有对称的HBT晶体管器件 及无源器件都是完全匹配的；电路的供电电源上轨为= ov，下轨为Vee = -5. IV，以使该 电路可以与发射极耦合逻辑(ECL)数字电路兼容。如图1所示，图1为本发明提供的GaAs HBT双边沿触发流水线累加器结构的结构 示意图。该结构为一由N级Ι-bit全加器并行构成的流水线结构，N为大于2的自然数，每 一级Ι-bit全加器完成累加运算之后向外部输出累加之和，并且向下一级Ι-bit全加器输 出进位信号。每一级Ι-bit全加器都是双边沿触发结构，即在一个时钟周期内完成两次1-bit 全加运算，两次全加运算的结果分别为上升沿触发和下降沿触发，分为两路输出，如图2所 示为Ι-bit全加器内部的电路结构示意图，电路中包括两个Ι-bit加法器201和203，以及 两个Ι-bit进位器202和204，其中201和202在时钟上升沿触发工作，203和204在时钟 下降沿触发工作。Cin_P与Cin_n为来自前一级l_bit全加器的进位信号，分别为时钟上升 沿触发和下降沿触发产生。这里需要理解的是，累加器的最低位Ι-bit全加器(即第0级 Ι-bit全加器)中没有进位信号输入。Ι-bit全加器工作所产生的累加求和信号为S_p和S_n，进位输出信号为Cout_p和Cout_n。每一级1-bit全加器的两路输出信号都经过不同数目级数的寄存器102延迟。第 k级Ι-bit全加器(ke
)的两路输出信号经过(Ν-k-l)级寄存器延迟，例如第0级 Ι-bit全加器的两路输出信号经过(N-I)级寄存器延迟，第N级Ι-bit全加器(最高位)的 两路输出信号无需寄存器对其进行延迟。各级Ι-bit全加器输出所接的寄存器，根据其输入信号是上升沿触发或下降沿触 发的运算结果，也分为上升沿触发和下降沿触发，并且与其后一级寄存器保持触发边沿不 同。第(N-I)级Ι-bit全加器的两路进位输出信号，经过一个复用器103完成数据拼接，得 到一路数据率提升2倍的累加器整体进位溢出信号。每一级Ι-bit全加器的两路输出信号 经过不同数目级数的寄存器将时间轴对齐之后，经过一个复用器完成数据拼接，从而得到 N-bit宽度累加器输出结果，数据率为时钟频率的2倍。图3所示为GaAs HBT 4_bit双边沿触发器流水线累加器结构示意图。电路中包括 4级Ι-bit全加器301，每个Ι-bit全加器都在一个时钟周期内完成两次累加运算，将上升 沿和下降沿触发工作产生进位输出信号输出到下一级Ι-bit全加器，将上升沿和下降沿触 发工作产生的累加求和结果输出到其后的寄存器302。第3级Ι-bit全加器上升沿和下降 沿触发工作产生的进位输出信号CP3及CN3经过一个复用器MUX实现数据拼接，得到4-bit 流水线累加器的进位溢出信号Cout。第0级Ι-bit全加器之后有3级寄存器；第1级1-bit 全加器之后有2级寄存器；第2级Ι-bit全加器之后有1级寄存器；第3级Ι-bit全加器之 后没有寄存器，从而，所有四级Ι-bit全加器各自产生的一共8路累加求和信号就在时间轴 上实现了对齐。时间轴对齐之后的4组信号，每一组都经过一个复用器MUX实现数据拼接， 从而得到4-bit双边沿触发流水线累加器的累加求和信号(S3，S2, S1, Stl)，其数据率为时钟 频率的2倍。Ι-bit全加器内部电路结构如图2所示，其中的Ι-bit加法器和Ι-bit进位器分别 如图4与图5所示。可以看到，GaAs HBT Ι-bit加法器和l_bit进位器都是采用ECL逻辑 的全差分结构，Ι-bit加法器由GaAs HBT晶体管Q1-Q22及电阻R1-R8构成，l_bit进位器由 GaAs HBT晶体管Q23-Q44及电阻R9-R16构成，两个电路分别完成求和与进位运算。图6所示为GaAs HBT寄存器电路，由GaAs HBT晶体管Q45-Q55及电阻R17-R21构 成，其作用是将输入的差分信号IN和预延迟一个时钟周期输出为OUT和WL图7所示为 GaAs HBT复用器电路，由GaAs HBT晶体管Q56-Q72及电阻R22-R32构成，将两路分别有时钟上 升沿触发和下降沿触发产生的差分信号IN1和两、IN2和 兔合路为一路差分信号OUT和 Wf，其数据率为时钟频率的2倍。实际电路仿真结果显示，采用双边沿触发流水线结构的GaAs HBT4_bit累加器，可 以在时钟频率为IOGHz下稳定工作，由于其内部采用了双边沿触发结构，累加器相当于工 作于内部时钟频率20GHz下。可见，采用本发明所提供双边沿触发流水线累加器结构，可以 将累加器速度大幅提高。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
权利要求
一种GaAs HBT双边沿触发流水线累加器结构，其特征在于，该结构为一由N级1 bit全加器并行构成的流水线结构，N为大于2的自然数，每一级1 bit全加器完成累加运算之后向外部输出累加之和，并且向下一级1 bit全加器输出进位信号。
2.根据权利要求1所述的GaAsHBT双边沿触发流水线累加器结构，其特征在于，所述 每一级Ι-bit全加器都是双边沿触发结构，在一个时钟周期内完成两次Ι-bit全加运算，两 次全加运算的结果分别为上升沿触发和下降沿触发，分为两路输出。
3.根据权利要求1所述的GaAsHBT双边沿触发流水线累加器结构，其特征在于，所述 每一级Ι-bit全加器的两路输出信号都经过不同数目级数的寄存器延迟，第k级Ι-bit全 加器(ke
)的两路输出信号经过(Ν-k-l)级寄存器延迟，且最高位的第N级1-bit 全加器的两路输出信号无需寄存器对其进行延迟。
4.根据权利要求3所述的GaAsHBT双边沿触发流水线累加器结构，其特征在于，所述 第k级Ι-bit全加器(k e
)的两路输出信号经过(Ν-k-l)级寄存器延迟，当k = 0时，第0级Ι-bit全加器的两路输出信号经过(N-I)级寄存器延迟。
5.根据权利要求3所述的GaAsHBT双边沿触发流水线累加器结构，其特征在于，所述 寄存器根据其输入信号是上升沿触发或下降沿触发的运算结果，分为上升沿触发和下降沿 触发，并且与其后一级寄存器保持触发边沿不同。
6.根据权利要求1所述的GaAsHBT双边沿触发流水线累加器结构，其特征在于，该结 构中的第(N-I)级Ι-bit全加器的两路进位输出信号，经过一个复用器完成数据拼接，得到 一路数据率提升2倍的累加器整体进位溢出信号。
7.根据权利要求1所述的GaAsHBT双边沿触发流水线累加器结构，其特征在于，该结 构中的每一级Ι-bit全加器的两路输出信号经过不同数目级数的寄存器将时间轴对齐之 后，经过一个复用器完成数据拼接，从而得到N-bit宽度累加器输出结果，数据率为时钟频 率的2倍。
全文摘要
本发明公开了一种GaAs HBT双边沿触发流水线累加器结构，该结构为一由N级1-bit全加器并行构成的流水线结构，N为大于2的自然数，每一级1-bit全加器完成累加运算之后向外部输出累加之和，并且向下一级1-bit全加器输出进位信号。利用本发明，在每个时钟周期内可以进行两次累加运算，从而实际上将累加器的速度提升为时钟频率两倍，大幅提升了累加器的速度。
文档编号G06F7/501GK101996064SQ20091009137
公开日2011年3月30日 申请日期2009年8月19日 优先权日2009年8月19日
发明者刘新宇, 吴旦昱, 武锦, 金智, 陈高鹏 申请人:中国科学院微电子研究所