专利名称：微型计算机、包括所述微型计算机的系统、和数据传输设备的制作方法
技术领域：
本发明涉及对大量数据进行高速处理的技术，诸如摄像机的图像处理和高速数据传输，特别涉及微型计算机、包括所述微型计算机的系统、和数据传输设备，其中从处理对象的数据中提取多个指定数据，并且传输到存储器中的相应的不同区域。
背景技术：
近些年，在图像处理等技术领域中，对大量数据的高速处理的需求正在增长。比如，在对摄像机所捕获的图像进行算术处理时和在算数处理之后显示图像时，当要求实时特性的时候，需要高速地处理大量数据。下列专利文献1到4所公开的发明描述了与所述内容相关的技术。 专利文献1所公开的发明涉及显示驱动电路，其针对即使在外部选择信号不改变时也写入多个数据。来自外部的显示数据通过CCB接口被加载到移位寄存器中。根据由串行数据计数器计数的显示数据传输，显示数据被顺序地写到DCRAM或ADRAM中。
专利文献2所公开的发明针对实现压縮数据的高速解压縮和到流体注入头(fluid injection head)的高速数据传输，并且还针对与过去相比明显加速流体注入器的流体注入执行速度。由接口单元所接收的记录控制数据被传输到切换控制模块，并且被传输到数据头(header)分析模块以进行数据头分析。当数据头之后的数据是命令时，所述命令被存储在命令存储寄存器中；当所述数据是压縮记录数据时，所述数据被传输到数据传输控制模块。MPU访问命令存储寄存器并进行命令分析。压縮记录数据通过第一专用总线被从数据传输控制模块存储到FIFO存储器中，并且通过第二专用总线被传输到DECU中。
专利文献3所公开的发明针对利用一个串行接口电路处理不同种类的串行数据。选择器电路被设置于多个发送/接收FIFO的一侧或两侧，并且所述FIFO对串行输入/输出电路的分配数量和耦接方法通过选择器电路的切换来改变。 专利文献4所公开的发明涉及切换信号的多输入电路，其针对减少并行接口的占用端子的数量，并且允许许多切换器的数据输入。多输入电路由并行接口、CPU、和多个十六进制切换器组成。切换器的公用数据总线和数据输出使能信号线将接口和切换器耦接起来。数据输出切换器由数据输出使能信号选择，并且用公用数据总线输入数据。因此，减少了并行接口的占用端子的数量。 专利文献1 :日本未审查的专利公开第2002-297080号
专利文献2 :日本未审查的专利公开第2005-28875号
专利文献3 :日本未审查的专利公开第2002-91904号
专利文献4 :日本未审查的专利公开第平5(1993)-127788号
发明内容
然而，难以将上述专利文献1到4所公开的发明应用到用于从处理对象的数据中提取多个指定数据并将每块数据传输到存储器中不同区域的技术。 本发明的目的在于解决上述问题并提供一种微型计算机、包括所述微型计算机的系统、和数据传输设备，其允许并行地加载不同区域的数据、并允许将所加载数据传输到存储电路。 本发明的一个实施方式提供一种将由摄像机输入的图像数据传输到存储器模块的微型计算机。微型计算机包括多个直接RAM接口 (DRI)，其从摄像机所输入的图像数据中加载指定区域的图像数据并将所加载的图像数据传输到存储器模块；以及CPU，其控制所述多个DRI以将摄像机所输入的图像数据中的各个不同区域的图像数据传输到存储器模块。 因为CPU控制多个DRI以将摄像机所输入的图像数据中的各个不同区域的图像数据传输到存储器模块，所以它能并行地加载不同区域的数据、并允许将所加载数据传输到存储器模块。
图1为表示包括本发明的第一实施方式的微型计算机的系统的配置示例的框 图2为表示图1所示DRI的内部配置的框图； 图3为用于解释事件检测电路21和DRI事件计数器22的细节的框图； 图4为表示使用图2所示的DRI来加载图像数据的示例的图； 图5为用于解释图3所示的DEC0 (34) DEC5 (39)的操作的图； 图6为用于解释被输入到DIN0、 DIN1、和DIN3端子的VSYNC信号、HSYNC信号、和
PCLK信号、以及DEC2(36)的操作的时序图； 图7为表示使用图2所示的DRI来加载图像数据的另一示例的图； 图8为用于解释图3所示的DEC0(34) DEC5 (39)的操作的另一示例的图； 图9为表示使用图2所示DRI来加载图像数据的又一示例的图； 图10为用于解释图3所示的DEC0 (34) DEC5 (39)的操作的又一示例的图； 图11为用于解释在只使用一个DRI来加载三个区域的图像数据的情况中的问题
的图； 图12为用于解释在使用三个摄像机(摄像机1(2-1) 摄像机3(2-3))和三个DRI(DRI0(12-0) DRI2(12-2))来加载三个区域的图像数据的情况中的问题的 图13为表示利用本发明的第一实施方式所述的微型计算机1加载图像数据的加载时序示例的图； 图14为用于解释应用A所采用的数据图像的加载的 图15为用于解释应用B所采用的数据图像的加载的 图16为用于解释应用C所采用的数据图像的加载的图； 图17为表示在存储器模块0(3-0) 存储器模块N(3-N)中所存储的图像数据的屏幕显示示例的 图18为表示包括本发明的第二实施方式所述的微型计算机的系统的配置示例的图。
具体实施例方式(第一实施方式) 图1为表示包括本发明的第一实施方式所述的微型计算机的系统的配置示例的
框图。本系统包括微型计算机1、诸如摄像机的传感器2、和存储器模块0(3-0) 存储器模
块N(3-N)。在本实施方式中，说明了将摄像机用作传感器2的示例的情况。然而，传感器2
不限于所述情况，还可以等同地使用能够高速地输出数据的其它器件。 虽然每个存储器模块的容量和存储器模块的数量不受特定限制，但是，作为例子，
采用32块16K字节存储器模块。这些存储器模块被映射为连续地址并被耦接到总线上从
而能够同时访问不同的存储器模块。 虽然存储器模块包含诸如SRAM(静态随机访问存储器)的存储电路，但存储器模
块不限于所述情况。任何只要能存储数据的器件都能被用作存储器模块。 对于微型计算机l，通过端子15-1输入从摄像机2输出的控制信号，并通过端子
15-2输入从摄像机2输出的图像数据。微型计算机1从由摄像机2所输出的图像数据中提
取多个指定区域的数据，并将每个指定区域的图像数据传输到存储器模块0(3-0) 存储
器模块N(3-N)。 微型计算机1包括仲裁器4、 CPU 11、直接RAM接口 0(以下称为DRIO) (12-0) 直接RAM接口 2 (也称为DRI2) (12-2)、存储器I/F 13-0 存储器I/F 13-N、和总线控制器14。特别地，DRI0(12-0) DRI2(12-2)将被称为数据传输设备。 CPU 11执行对微型计算机1的完全控制，并且通过对稍后将述的DRIO (12-0) DRI2(12-2)中的寄存器的值进行设定，来操作DRI0(12-0) DRI2(12-2)。 DRI0(12-0) DRI2(12-2)具有相同的结构，稍后将说明其细节。 CPU 11、总线控制器14和存储器I/F 13-0 存储器I/F 13-N通过总线(地址总线、数据总线)耦接起来。仲裁器4和存储器I/F 13-0 存储器I/F 13-N通过DRI地址总线和DRI数据总线耦接起来。仲裁器4监视从DRIO (12-0) DRI2 (12-2)到存储器I/F13-0 存储器I/F 13-N的访问请求。当访问请求有冲突时，仲裁器4对访问请求进行仲裁，并通过DRI地址总线和DRI数据总线分别输出仲裁后的地址和数据。总线控制器14从CPU 11和仲裁器4接收对存储器模块0(3-0) 存储器模块N(3-N)的访问请求，并控制总线。 作为对来自CPU 11和仲裁器4的访问请求的响应，存储器I/F13-0 存储器1/F 13-N从存储器模块0(3-0) 存储器模块N(3-N)中读出图像数据，以及向存储器模块0(3-0) 存储器模块N(3-N)中写入图像数据。 图2表示图1所示DRI的内部配置的框图。该DRI包括事件检测电路21、 DRI事件计数器22、 DRI加载/传输控制电路23 、和DD输入端子选择电路24。
事件检测电路21通过DINO端子 DIN5端子接收从外部输入的信号，并且检测事件。当摄像机2被耦接到DIN0端子 DIN5端子时，例如，当前事件为垂直同步(VSYNC)信号的边沿检测、水平同步(HSYNC)信号的边沿检测、时钟(PCLK)信号的检测，等等。如后所述，当耦接了摄像机2时，VSYNC信号被耦接到DINO端子，HSYNC信号被耦接到DIN1端子， PCLK信号被耦接到DIN3端子，而其余的DIN2端子、DIN4端子、和DIN5端子未被使用。
DRI事件计数器22具有六个DEC(DRI事件计数器)，并通过适当地切换 DEC0(34) DEC5(39)的耦接对事件检测电路21所检测的事件进行计数。DRI事件计数器 22的细节稍后说明。 响应于从DRI事件计数器22输出的信号，DRI加载/传输控制电路23加载从外
部输入的数据并将所加载的数据写入到存储器模块0 (3-0) 存储器模块N(3-N)。 DRI加载/传输控制电路23包括DRI数据加载事件数量设置寄存器41、DRI加载
事件计数器42、DRI传输计数器43、DRI地址重装寄存器0 (44) 、DRI地址计数器0 (45) 、DRI
地址重装寄存器1 (46) 、 DRI地址计数器1 (47)、和32比特数据缓冲器48。 DRI数据加载事件数量设置寄存器41设定事件数量以执行数据加载，并且所述设
定值被用作DRI加载事件计数器42和DRI传输计数器43的重装值。 DRI加载事件计数器42对数据加载事件进行计数，并且当数据加载状态从数据加 载禁止状态改变为数据加载使能状态时，DRI数据加载事件数量设置寄存器41的设定值被 重新加载。然后，当每次执行了数据加载时，DRI加载事件计数器42就将计数值减一，并且 在计数值变成零时停止计数操作。 DRI传输计数器43对DRI传输数据加载进行计数，并且当数据加载状态从数据加 载禁止状态改变为数据加载使能状态时，将基于DRI数据加载事件数量设置寄存器41和从 外部输入的数据的总线宽度所确定的值作为计数值重新加载。然后，每次在DRI传输完成 时，DRI传输计数器43将计数值减一。当计数值变成零时，DRI传输计数器43停止计数操 作，并通过输出DRI传输中断请求信号，向CPU11告知DRI传输已经完成。
当外部输入数据的总线宽度为8比特时，每四次数据加载事件执行DRI传输；当数 据的总线宽度为16比特时，每两次数据加载事件执行DRI传输；而当数据的总线宽度为32 比特时，每次数据加载事件都执行DRI传输。这是因为DRI将数据以32比特为单位传输到 存储器模块0(3-0) 存储器模块N(3-N)。 DRI地址重装寄存器0 (44)存储DRI地址计数器0 (45)的重装值，并且该值被用作 DRI传输的起始地址。所设定的值在预定的定时被重新加载到DRI地址计数器0(45)中。
DRI地址计数器0 (45)指定存储器模块0 (3-0) 存储器模块N(3_N)的地址作为 DRI传输目的地，并且每次在DRI传输完成时将地址加4。 DRI地址重装寄存器1 (46)和DRI地址计数器1 (47)具有与DRI地址重装寄存器 0(44)和DRI地址计数器0(45)等同的功能。比如，当存储器被形成为双体(two-bank)配 置时，可以指定相应的地址。 提供32比特数据缓冲器48以保存外部输入的临时数据。当数据量达到32比特 时，就执行DRI传输，所述数据通过DRI数据总线(图1中所示的微型计算机1中的总线) 和存储器I/F 13而被输出到存储器模块0 (3-0) 存储器模块N(3-N)。
DD输入端子选择电路24选择DDO DD31输入端子中的8比特、16比特、32比特 其中之一，并输出到32比特数据缓冲器48。当外部输入数据的总线宽度为8比特时，作出 设定以选择向其输入所述8比特数据的输入端子。当外部输入数据的总线宽度为16比特 时，作出设定以选择向其输入所述16比特数据的输入端子。当外部输入数据的总线宽度为32比特时，作出设定以选择全部DD0 DD31输入端子。 图3为用于解释事件检测电路21和DRI事件计数器22的细节的框图。 事件检测电路21由DINO事件检测电路 DIN5事件检测电路这六个电路组成。当
检测到输入信号的上升沿和下降沿中的一个或者二者时，事件检测电路21产生事件。在本
实施方式中，使用了 DINO事件检测电路31、 DIN1事件检测电路32、和DIN2事件检测电路
33三个电路。 来自摄像机2的VSYNC信号被输入到DIN0事件检测电路31中。在本实施方式中， 假设DINO事件检测电路31在VSYNC信号的上升沿产生事件。 来自摄像机2的HSYNC信号被输入到DIN1事件检测电路32中。在本实施方式中， 假设DIN1事件检测电路32在HSYNC信号的下降沿产生事件。 来自摄像机2的PCLK信号被输入到DIN3事件检测电路33中。在本实施方式中， 假设DIN3事件检测电路33在PCLK信号的下降沿产生事件。 当计数被EN信号使能时，DEC0(34) DEC5(39)中的每个都与CK信号同步地将计 数值减一。DEC0(34) DEC5(39)中的每个都从四或五个信号中选择一个，并将它用作EN 信号。DEC0(34) DEC5(39)中的每个都从四个信号中选择一个，并将它用作CK信号。
例如，DEC0(34)选择下列中的一个并将它用作EN信号，S卩，在VSYNC信号上升沿 产生的事件、在HSYNC信号下降沿产生的事件、由DIN2事件检测电路(未使用)所检测到 的事件、加载使能信号、和PDAC事件H信号其中之一。DEC0(34)还选择下列中的一个并将 它用作CK信号，即，在VSYNC信号上升沿产生的事件、在HSYNC信号下降沿产生的事件、由 DIN2事件检测电路(未使用)所检测到的事件、和加载事件计数器下溢出信号。
当下溢出发生时，DEC0(34)向下一级的DEC31 (35)输出udf信号。该信号还被用 作在确定来自摄像机2的数据的加载使能时所使用的加载使能因素。 DEC1(35)选择下列中的一个并将它用作EN信号，S卩，在VSYNC信号上升沿产生 的事件、在HSYNC信号下降沿产生的事件、由DEC0(34)输出的udf信号、加载使能信号、和 PDAC事件H信号其中之一。DEC1 (35)还选择下列中的一个并将它用作CK信号，S卩，在HSYNC 信号下降沿产生的事件、由DIN2事件检测电路(未使用)所检测到的事件、PCLK信号、和 由DEC0(34)输出的udf信号。 在图3中，由软件等从外部发出加载使能信号以指示加载使能。加载事件计数器 下溢出信号表示在DRI加载事件计数器42中发生了下溢出。每当完成一次DRI传输时，就 输出DRI —次传输完成信号。DRI传输计数器下溢出信号表示在DRI传输计数器43中发生 了下溢出。因为这些信号与本实施方式没有直接关系，所以省略其详细说明。
图4为表示使用图2所示的DRI来加载图像数据的示例的图。图5为用于说明图 3所示的DEC0(34) DEC5(39)的操作的图。如图4所示，当方形区域的图像数据被加载 时，DEC4 (38)和DEC5 (39)未被使用。 当捕获图4所示的方形区域的图像时，DECO (34)先执行跳帧(frame ski卯ing)。 如图5所示，S/W(加载使能)信号被选择作为DECO (34)的EN信号，并且在VSYNC信号上 升沿产生的事件被选择作为CK信号。当计数被软件使能时，DEC0(34)通过在VSYNC信号 上升沿产生的事件执行减计数，并且在预定的定时重新加载重装值。于是图像数据 加载 由DEC0(34)的下溢出(udf信号)使能。
例如，当重装值为"H' 0001"时，每隔一帧执行跳帧。连续操作模式通过DEC0(34) 的下溢出重新加载重装值。 接着，由DEC1(35)执行跳过不需要的行的操作。如图5所示，在VSYNC信号上升 沿产生的事件被选择作为DEC1 (35)的EN信号，并且在HSYNC信号下降沿产生的事件被选 择作为CK信号。当计数被在VSYNC信号上升沿产生的事件使能时，DEC1 (35)在预定的定 时重新加载重装值，并且通过在HSYNC信号下降沿产生的事件执行减计数。然后，图像数据 的加载由DEC1(35)的下溢出使能。单发模式(single shot mode)利用DECl (35)的下溢 出停止计数操作，并且DECl (35)在计数再次被使能时重新加载重装值。
接着，由DEC2(36)执行跳过不需要的像素的操作。如图5所示，在HSYNC信号下 降沿产生的事件被选择作为DEC2 (36)的EN信号，并且在PCLK信号下降沿产生的事件被选 择作为CK信号。当计数被在HSYNC信号下降沿产生的事件使能时，DEC2(36)在预定的定 时重新加载重装值，并且通过在PCLK信号下降沿产生的事件执行减计数。然后，DEC3(37) 的计数由DEC2(36)的下溢出使能。 接着，DEC3(37)执行加载一行图像数据的操作并在加载图像数据的操作之后执行 跳过不需要的像素的操作。如图5所示，DEC2(36)的udf信号被选择作为DEC3(37)的EN 信号，并且在PCLK信号下降沿产生的事件被选择作为CK信号。当计数被DEC2(36)所输出 的udf信号使能时，DEC3 (37)在预定的定时重新加载重装值，并且通过在PCLK信号下降沿 产生的事件执行减计数。DEC3(37)在计数被DEC2(36)所输出的udf信号使能时使能图像 数据加载，并且通过DEC3 (37)的下溢出停止图像数据加载。 DRI加载/传输控制电路23利用由DECO (34) DEC3 (37)输出的图像数据的加载 使能因素产生DRI数据加载事件，并且执行内部操作。 图6为用于解释输入到DINO、 DIN1、和DIN3端子的VSYNC信号、HSYNC信号、和 PCLK信号的时序图，以及DEC2(36)的操作。 DINO事件检测电路31在VSYNC信号的上升沿产生事件，并且将该事件输出到DRI 事件计数器22。此时，可以输出向CPU ll告知发生了VSYNC信号的上升沿的中断信号。
DIN1事件检测电路32在HSYNC信号的下降沿产生事件，并且将该事件输出到DRI 事件计数器22。此时，可以输出向CPU ll告知发生了HSYNC信号的下降沿的中断信号。
DIN3事件检测电路33在PCLK信号的下降沿产生事件，并且将该事件输出到DRI 事件计数器22。 当中断发生于图6中Tl处的HSYNC信号下降沿时，CPU 11判断随后的行是不是要 被加载的行。该判断是依据它是在被DEC1(35)跳过的不需要的行之后与否而作出的。当 随后的行是要被加载的行时，CPU ll将加载状态从加载禁止状态改变成加载使能状态。此 时，DEC2(36)重新加载重装值。 当在Tl处检测到HSYNC信号的下降沿时，DEC2 (36)开始计数并在PCLK信号的下 降沿处执行减计数。当在T3处发生DEC2(36)的下溢出时，DEC2 (36)将udf信号输出到 DEC3(37)以让DEC3(37)开始计数。 图7为表示使用图2所示的DRI来加载图像数据的另一示例的图。图8为用于解 释图3所示的DEC0(34) DEC5(39)的操作的另一示例的图。当如图7所示每隔一行加载 数据图像时，DEC5(39)未被使用。
当如图7所示每隔一行加载图像数据时，DEC0(34)先执行跳帧。接着，由DEC1 (35) 执行跳过不需要的行的操作，并由DEC2(36)执行跳过不需要的像素的操作。接着， DEC3(37)执行加载一行图像数据的操作并在加载图像数据操作之后执行跳过不需要的像 素的操作。这些操作与结合图5解释的操作一样。 此夕卜，由DEC4(38)执行每隔一行跳行的操作。如图8所示，DEC3(37)的udf信号 被选择作为DEC4 (38)的EN信号，并且在PCLK信号下降沿产生的事件被选择作为CK信号。 当计数被DEC3(37)所输出的udf信号使能时，DEC4(38)利用在HSYNC信号下降沿产生的 事件执行减计数，并且在预定的定时重新加载重装值。例如，当重装值为"H'0001"时，每隔 一行执行跳行。 DRI加载/传输控制电路23利用由从DECO (34) DEC4 (38)输出的图像数据的加 载使能因素产生DRI数据加载事件，并且执行内部操作。 图9为表示使用图2所示DRI加载图像数据的又一示例的图。图10为用于解释 图3所示的DEC0(34) DEC5(39)的操作的又一示例的图。 当如图9所示捕获方形区域中的每隔一行和每隔一个像素中的图像时，DEC0(34) 先执行跳帧。接着，由DEC1(35)执行跳过不需要的行的操作，并由DEC2(36)执行跳过不需 要的像素的操作。DEC3(37)执行加载一行图像数据的操作并在加载图像数据的操作之后执 行跳过不需要的像素的在。然后，由DEC4(38)执行每隔一行跳行的操作。这些操作与结合 图8所说明的操作一样。 进而，由DEC5(39)执行每隔一个像素跳像素的操作。如图10中所示，在HSYNC信 号下降沿产生的事件被选择作为DEC5 (39)的EN信号，并且在PCLK信号下降沿产生的事件 被选择作为CK信号。当计数被在HSYNC信号下降沿产生的事件使能时，DEC5(39)利用在 PCLK信号下降沿产生的事件执行减计数，并且在预定的定时重新加载重装值。于是图像数 据的加载由DEC5(39)的下溢出(udf信号)使能。
例如，当重装值为"H' OOOl"时，每隔一个像素执行跳像素。 DRI加载/传输控制电路23利用由DECO (34) DEC5 (39)输出的图像数据的加载 使能因素产生DRI数据加载事件，并且执行内部操作。 图11用于解释在只使用一个DRI加载三个区域的图像数据的情况中的问题。例 如，当区域A的图像数据被用于应用A中、区域B的图像数据被用于应用B中、区域C的图 像数据被用于应用C中时，需要将图像数据按时间先后顺序从摄像机2传输到存储器模块 0(3-0) 存储器模块N(3-N)。例如，在某个帧中，区域A的图像数据被加载和传输到存储 器模块0(3-0) 存储器模块N(3-N);在下一个帧中，区域B的图像数据被加载和传输到存 储器模块(3-0) 存储器模块N(3-N);在接下来的下一帧中，区域C的图像数据被加载和 传输到存储器模块0(3-0)到存储器模块N(3-N)。在此情况下，每次当图像数据被加载时， 需要执行改变存储器模块0(3-0)到存储器模块N(3-N)地址的复杂控制。
可以有这样一种方法，其中所有来自摄像机2的图像数据被一次性加载和储存在 存储器模块0(3-0) 存储器模块N(3-N)中，并且应用A到应用C所使用的图像数据被分 别切出。然而，CPU 11需要检索和处理需要的图像数据，导致整个系统处理能力的降低。
图12用于解释在使用三个摄像机(摄像机1(2-1) 摄像机3(2-3))和三个 DRI (DRI0(12-0) DRI2(12-2))加载三个区域的图像数据的情况中的问题。DRIO (12-0)加载来自摄像机1(2-1)的要被应用A使用的图像数据，DRI1(12-1)加载来自摄像机2(2-2) 的要被应用B使用的图像数据，并且DRI2(12-2)加载来自摄像机3(2-3)的要被应用C使 用的图像数据。在此情况下，每个图像数据可以被作为并行数据加载。
然而，微型计算机1需要具有多个数据输入端子和多个时钟输入端子；因此，问题 在于封装小型化和管脚小型化变得困难。因为使用了多个摄像机、即摄像机1(2-1) 摄像 机3(2-3)，所以，问题还在于导致整个系统成本的增加。 因此，本发明的系统采用如图1所示的三个DRI0(12-0) DRI2(12-2)从一个摄 像机2加载图像数据的配置。 图13表示利用本发明的第一实施方式所述的微型计算机1加载图像数据的加载 时序。DRI0(12-0)加载要被应用A使用的图像数据，并将它传输到存储器模块0(3-0) 存储器模块N(3-N)。 DRI1(12-1)加载要被应用B使用的图像数据，并将它传输到存储器模 块0(3-0) 存储器模块N(3-N)。 DRI2(12-2)加载要被应用C使用的图像数据，并将它传 输到存储器模块0(3-0) 存储器模块N(3-N)。 如图13所示，在DRI0(12-0) DRI2(12-2)中的每个都加载图像数据并将所加载 数据传输到存储器模块0(3-0) 存储器模块N(3-N)的情况中，即使当图像数据与其它应 用所要使用的图像数据重叠时，也不需要特殊控制，而每个应用所要使用的图像数据却可 以被传输到存储器模块0(3-0) 存储器模块N(3-N)的具有连续地址的区域。
图14用于说明应用A所采用的数据图像的加载。由DRI0(12-0)执行应用A所 要使用的图像数据的加载。如图14(a)所示，当执行每隔一行跳行和每隔一个像素跳像素 时，DRI0(12-0)的DEC0(34) DEC5 (39)被如结合图10所述的那样控制。如图14(b)所 示，10像素X10行的图像数据被縮减到5像素X5行的图像数据，并且存储于存储器模块 0(3-0) 存储器模块N(3-N)中。 图15用于说明应用B所采用的数据图像的加载。由DRI1(12-1)执行应用B所要使 用的图像数据的加载。如图15(a)所示，当执行每隔一行跳行时，DRIl (12-1)的DEC0(34) DEC5(39)被如结合图8所述的那样控制。如图15(b)所示，10像素X 10行的图像数据被縮 减到IO像素X5行的图像数据，并且存储于存储器模块0(3-0) 存储器模块N(3-N)中。
图16用于说明应用C所采用的数据图像的加载。由DRI2(12-2)执行应用C所要 使用的图像数据的加载。如图16(a)所示，当IO像素X10行的图像数据的下方的三行被 提取时，DRI2(12-2)的DEC0(34) DEC5 (39)被如结合图5所述的那样控制。如图16(b) 所示，10像素X 3行的图像数据被从10像素X 10行的图像数据中提取，并且存储于存储器 模块0(3-0) 存储器模块N(3-N)中。 图17表示存储器模块0(3-0) 存储器模块N(3-N)中所存储的图像数据的屏幕 显示的示例。DRI0(12-0)所加载的区域A的图像数据被显示在屏幕的中间，DRI1(12-1)所 加载的区域B的图像数据被显示在屏幕的上部，并且DRI2 (12-2)所加载的区域C的图像数 据被显示在屏幕的下部。 本实施方式中所说明的系统例如可以被一种通过安装在车辆中的摄像机在车辆 运行时捕获图像并且根据情况控制车辆的应用所采用。车辆可以利用图17所示的区域A 在宽广范围上检查前方运行的其它车辆和障碍物，可以利用区域B识别标志，并且可以利 用区域C进行精密地识别白线作为白线检测。
如上所述，根据本实施方式中的微型计算机，来自 一个摄像机2的图像数据被加 载到三个DRI0(12-0) DRI2(12-2)中，并被传输到存储器模块0 (3-0) 存储器模块 N(3-N)中。这样，可以从由摄像机2所拍摄的图像数据中同时加载不同区域的图像信号， 并将每个图像数据传输到存储器模块0(3-0) 存储器模块N(3-N)中具有连续地址的区域 中。 因为可以加载来自一个摄像机2的图像数据中的多个区域的图像数据，所以不需 要使用多个摄像机，因此，能降低整个系统的成本。 因为多个区域的图像数据中的每一个都被存储于存储器模块0(3-0) 存储器模 块N(3-N)中的具有连续地址的区域中，所以可以容易地为每个应用检索图像数据，因此， 可以降低CPU 11的负荷。
(第二实施方式) 图18表示包括本发明的第二实施方式所述的微型计算机的系统的配置示例。与 图1所示的第一实施方式中的系统配置相比，本系统的不同点只是增加了用于输入第二和 第三摄像机的时钟信号和图像数据的端子15-3 端子15-6，以及增加了选择器16 选择 器19。因此，不再重复同样配置和功能的详细说明。 选择器16将从摄像机2通过端子15-2输入的图像数据、或从第二摄像机(未显 示)通过端子15-4输入的图像数据，有选择地输出到DRI1 (12-1)。 选择器17将从摄像机2通过端子15-2输入的图像数据、或从第三摄像机(未显 示)通过端子15-6输入的图像数据，有选择地输出到DRI2(12-2)。 选择器18将从摄像机2通过端子15-1输入的时钟信号、或从第二摄像机(未显 示)通过端子15-3输入的时钟信号，有选择地输出到DRI1(12-1)。 选择器19将从摄像机2通过端子15-1输入的时钟信号、或从第三摄像机(未显 示)通过端子15-5输入的时钟信号，有选择地输出到DRI2(12-2)。 利用选择器16和选择器18，来自摄像机2的图像数据和时钟信号被选择以输出 到DRI1 (12-1)。利用选择器17和选择器19，来自摄像机2的图像数据和时钟信号被选择 以输出到DRI2(12-2)。因此，图l所示的第一实施方式中所说明的系统配置可以被实现。
利用选择器16和选择器18，来自第二摄像机的图像数据和时钟信号被选择以输 出到DRI1(12-1)。利用选择器17和选择器19，来自第三摄像机的图像数据和时钟信号被 选择以输出到DRI2(12-2)。因此，图12所示的系统配置可以被实现。 通过用选择器16 选择器19的切换实现与第二摄像机和第三摄像机对应的系统 配置，能够支持这样的应用，其中第二摄像机和第三摄像机被放置于与摄像机2不同的位 置，并且不同方向上的多个图像数据被显示在屏幕上。 如上所述，根据本发明所述的计算机，能够通过切换选择器16 选择器19，从第 二摄像机和第三摄像机加载图像数据。因此，除了第一实施方式中所述效果之外，还仍能够 支持更多的多样化的应用。 应考虑到本说明书中所公开的实施方式在所有意义上都是阐述性的而非限制性 的。应理解的是，本发明的范围不是由上述说明所表示，而是由所附的权利要求所表示；而 且，在所附的权利要求的范围和等同意义内，可以根据设计需要和其它因素进行各种修改、 组合、子组合和替代。
权利要求
一种微型计算机，用于将外部输入的数据传输到存储电路，所述微型计算机包含多个接口单元，所述多个接口单元的每个加载外部输入的数据中指定区域中的数据并将所加载的数据传输到存储电路；以及处理器，控制所述接口单元以将所述外部输入的数据中的相应的不同区域中的数据传输到所述存储电路。
2. 根据权利要求1所述的微型计算机，其中，每个所述接口单元加载所述外部输入的数据中的重叠区域中的数据并将所加载的数据并行地传输到所述存储电路。
3. 根据权利要求2所述的微型计算机，其中，每个所述接口部件包含事件检测单元，根据外部输入的同步信号检测事件；多个计数单元，所述多个计数单元的每个对由所述事件检测单元检测到的事件计数并且能够操作以使能与指定区域对应的数据的加载；控制单元，响应于来自所述多个计数单元的加载使能，加载所述外部输入的数据中的指定区域中的数据，并将所加载的数据传输到所述存储电路；禾口地址产生单元，产生要存储由所述控制单元所输出的指定区域中的数据的地址并将所产生的地址输出到所述存储电路。
4. 根据权利要求3所述的微型计算机，还包含选择单元，选择所述外部输入的数据和与所述外部输入的数据不同的数据之一，并将所选择的数据输出到至少一个所述接口单元。
5. —种系统，包含获取图像的摄像机，；存储数据的存储电路；以及将由所述摄像机输入的图像数据传输到所述存储电路的微型计算机，其中，所述微型计算机包括多个接口单元，所述多个接口单元的每个加载所述摄像机所输入的图像数据中指定区域中的数据并将所加载的数据传输到存储电路；以及处理器，控制所述接口单元以传输所述摄像机所输入的图像数据中的不同区域中的图像数据。
6. —种数据传输设备，用于将从部输入的数据传输到存储电路，所述数据传输设备包含多个接口单元，所述多个接口单元的每个加载外部输入的数据中指定区域中的数据并将所加载的数据传输到存储电路，其中，每个所述接口单元将所述外部输入的数据的不同区域中的数据传输到所述存储电路。
全文摘要
本发明提供一种微型计算机，其并行地加载不同区域的数据并且将所加载的数据传输到存储电路。微型计算机包括CPU，控制多个DRI，该多个DRI的每个都从摄像机所输入的图像数据中加载指定区域的图像数据并将所述图像数据传输到存储器模块；以及上述DRI，其每个都将从摄像机所输入的图像数据中各个不同区域的图像数据传输到存储器模块。这样，能够并行地加载不同区域的图像数据并且将所加载的图像数据传输到存储器模块。
文档编号G06F3/06GK101714061SQ20091017636
公开日2010年5月26日 申请日期2009年9月28日 优先权日2008年10月1日
发明者下山祐司, 井上英生 申请人:株式会社瑞萨科技