请求处理设备、请求处理系统和存取测试方法

专利名称：请求处理设备、请求处理系统和存取测试方法
技术领域：
在此讨论的实施例涉及一种在请求处理设备和请求处理系统中的存取测试技术， 所述请求处理设备和请求处理系统用于中继对于存取的请求和响应，并且控制对于存储设 备的存取，以从所述存储设备读取数据或将数据写入所述存储设备。
背景技术：
当设计或者设立计算机系统时，执行对各种类型的操作的验证。例如，在具有中 央处理单元(CPU)或处理器、输入/输出(I/O)设备以及存储器的计算机系统中，已经利 用了由CPU执行测试程序来生成存储器存取的方法，以用于执行对双列直插式存储器模块 (DIMM)和存储器存取控制部的验证。 此外，还已知一种测试电路，其执行存储器存取，以存取所指定的地址，而不使用 CPU执行指令，由此验证操作。 相似地，已知一种执行对正作为单个设备操作的接口的操作的验证的测试电路， 以用于验证外部接口 。作为一个示例，已知一种其中接口的输出端子连接到接口的输入端 子以形成返回路径的测试电路，用于测试串行接口电路。在这种电路中，当执行测试时，由 在输出端子处的测试图形(pattern)生成单元生成测试图形，并且由用于在输入端子处匹 配测试图形的匹配电路来执行操作检查。 这些测试电路在所有外围设备实际连接到系统之后执行对存储器或电路的验证， 而不设立系统，并且无需在系统上运行测试程序。 在以下文献中公开了与测试有关的技术日本待审专利申请公开2005-182263 ;
日本待审专利申请公开5-342111 ;以及日本待审专利申请公开2001-67274。 为了满足近年来对于更高性能的需求，系统的配置已经变得复杂。相应地，需要减
少执行系统验证所花费的时间来縮短开发时间。为了实现这种复杂且开发时间短的系统的
设立，需要在其它外围设备连接到系统之前在一个步骤对系统执行各种类型的验证。 然而，在其它外围设备连接到系统之前在一个步骤使用上述测试电路对系统执行
各种类型的操作测试的情况下，随着待测试的存储器地址的数量以及测试图形的数量增
加，系统的配置和电路规模增加。相应地，问题在于，失去了可以容易地执行测试的基本优点。 重要的问题是实现一种技术，用于以简单机制对存在于更广阔范围中的系统元件 执行各种类型的验证。更具体地说，在安装了多个CPU的服务器设备中，系统的配置是复杂 的，并且当设立系统时，花费长时间来执行验证。相应地，重要的是，如何在CPU连接到系统 之前在一个步骤容易地执行各种类型的测试。
给出本发明实施例旨在解决上述问题。

发明内容
根据实施例，一种请求处理设备包括请求发送器，其将写请求或读请求发送到存
储设备；响应处理器，其接收对所述请求发送器已经发送的请求的响应；以及测试请求处 理器，其从所述响应处理器已经接收到的响应之中，或从已经自在所述请求处理设备外部
所提供的设备输入的响应之中，将作为对读请求的响应的读响应转换为测试写请求，并且 将作为对写请求的响应的写响应转换为测试读请求。 本发明上述实施例意在作为示例，并且本发明所有实施例并不限于包括上述特 征。


图1示出根据实施例的系统芯片的配置；
图2示出根据该实施例的计算机系统的配置；
图3示出测试模式下的操作；
图4示出请求包和响应包的格式； 图5是示出由管理部执行的启动测试模式的操作的流程图； 图6是示出由测试请求处理器执行的处理操作的流程图； 图7是示出由测试地址处理器执行的更新测试地址的处理的流程图； 图8示出正常模式下的操作；以及 图9示出测试模式下的操作。
具体实施例方式
现将详细参照本发明实施例，其示例在附图中示出，其中，相同附图标记通篇表示 相同元件。 下文中，将参照附图详细描述本发明实施例。 图1是示出根据实施例的系统芯片的配置的示图。作为示例，该系统芯片是请求 处理系统，其包括IO请求处理部，所述IO请求处理部是请求处理设备。图2是示出具有系 统芯片的计算机系统的配置的示图。 如图2所示，计算机系统1包括CPU 2、系统芯片3、 DI匪(直插列存储器模块)4、 10(输入/输出)控制芯片5以及盘设备6。 CPU 2是执行算术处理的算术处理设备，并且 使用DI匪4作为主存储器。此外，盘设备6是辅助存储设备，其例如是硬盘驱动器(HDD)。 10控制芯片5执行控制向盘设备6输入数据或从盘设备6输出数据的处理。
系统芯片3存在于CPU 2、DI匪4和10控制芯片5之间。系统芯片3是中继对于 存取的请求和响应并且控制对DI匪4(其为存储器)或盘设备6的存取的电路。系统芯片 3其内部具有串行接口 34、10请求处理部33、存储器存取控制部32、CPU接口 31以及管理 部35。 串行接口34是具有与I0控制芯片5的串行连接的接口。 10请求处理部33经由 串行接口 34连接到10控制芯片5，并且处理来自盘设备6的输入/输出请求。
4CN 此夕卜，CPU接口 31是连接到CPU 2的接口 。存储器存取控制部32是连接到DI匪 4的接口 。存储器存取控制部32控制从CPU 2经由CPU接口 31至DI匪4的存取、以及从 盘设备6经由10请求处理部33、串行接口 34和10控制芯片5至DI匪4的存取。
管理部35是执行用于10请求处理部33的操作的设置的处理部。10请求处理部 33在两种操作模式(即正常模式和测试模式)下操作。管理部35可以切换I0请求处理部 33的操作模式。此外，管理部35指定10请求处理部33在测试模式下的操作的细节。
在正常模式下的操作中，I0请求处理部33将从串行接口34输入的对于DI匪4的 请求中继到存储器存取控制部32，而不处理该请求。对于DI匪4的请求包括存储请求和获 取请求，所述存储请求是对于将数据写入DIMM 4的请求，所述获取请求是对于从DIMM 4读 取数据的请求。 存储器存取控制部32处理已经从10请求处理部33接收到的存储请求或获取请 求，并且将处理结果作为响应而返回到10请求处理部33。正在正常模式下操作的10请求 处理部33将已经从存储器存取控制部32输入的响应中继到串行接口 34，而不处理该响应。
将参照图3描述测试模式下的操作。在测试模式下的操作中，存储器存取控制部 32对于I0请求处理部33所提出的请求做出响应，并且该响应得以转换为另一请求。转换 后的请求被发送到存储器存取控制部32。 如图3所示，10请求处理部33将存储响应转换为获取请求，并且将该获取请求发 送到存储器存取控制部32。此外，I0请求处理部33将来自存储器存取控制部32的获取响 应转换为存储请求，并且将该存储请求发送到存储器存取控制部32。当获取响应转换为存 储请求时，获取响应的数据部分(例如从获取请求中指定的地址读取的数据的内容)用作 存储请求的数据部分(例如待写入到存储请求中指定的地址的数据的内容)。
以此方式，存储器存取控制部32还对通过10请求处理部33所执行的转换处理而 生成的存储请求或获取请求进行处理，如在存储器存取控制部32在正常模式下操作的情 况下那样。存储器存取控制部32然后将对应于处理结果的响应返回到10请求处理部33。 然后，10请求处理部33将接收到的响应转换为另一请求。 相应地，在正在测试模式下操作的系统芯片3中，请求和响应在10请求处理部33 与存储器存取控制部32之间得以往复，并且存储器存取继续进行，直到终止测试模式。
返回参照图l，将描述用于实现测试模式下的操作的系统芯片3的配置。如图1所 示，10请求处理部33其内部具有锁存器41、测试请求处理器42、测试地址处理器43、请求 保持单元44、请求读取单元45和请求响应处理器46。 锁存器41临时保持从串行接口 34输入的包。在系统芯片3正在正常模式下操作 时，锁存器41所保持的包(即从串行接口 34输入的包)被提供作为来自IO控制芯片5的 请求。在系统芯片3正在正常模式下操作时，测试请求处理器42将锁存器41中保持的请 求发送到请求保持单元44，而不处理该请求。 另一方面，在系统芯片3正在测试模式下操作时，锁存器41保持的包被提供作为 对于之前从10请求处理部33发送的请求的响应。在系统芯片3正在测试模式下操作时， 测试请求处理器42根据需要而将锁存器41中保持的响应转换为请求，并且将该请求发送 到请求保持单元44。 换句话说，测试请求处理器42仅在测试模式下操作以将响应包转换为请求包。如
5上所述，管理部35在正常模式或测试模式之间切换测试请求处理器42的操作模式。
当测试请求处理器42执行包的转换时，测试地址处理器43指定待转换的包的地 址部分的转换的细节。测试地址处理器43具有三个地址寄存器(未示出)。也就是说，这 三个地址寄存器是OVL—ADRS，其保持测试地址；END—ADRS，用于确定测试地址的上限(其 为结束地址)；以及STAR乙ADRS，用于确定测试地址的下限(其为开始地址)。
每次测试请求处理器42指示测试地址处理器43更新测试地址时，测试地址处理 器43增加0VL_ADRS中的测试地址。当0VL_ADRS中测试地址的值已经达到END_ADRS中结 束地址的值时，测试地址处理器43将0VL_ADRS中测试地址重置为START_ADRS中开始地 址的值。在测试开始之前，管理部35分别在串行接口 34的START_ADRS、END_ADRS和0VL_ ADRS中设置开始地址、结束地址和测试地址。换句话说，在系统芯片3正在测试模式下操作 时，串行接口 34重复指定由管理部35使用开始地址和结束地址所设置的地址范围。
请求保持单元44临时保持从测试请求处理器42发送的一个请求或多个请求。请 求保持单元44总是保持请求，其原因是，即使当系统芯片3正在正常模式下操作或正在测 试模式下操作时，也执行从测试请求处理器42发送请求。 请求读取单元45读取请求保持单元44保持的请求，并且将该请求输出到存储器 存取控制部32。 请求响应处理器46从存储器存取控制部32接收对请求的响应。请求响应处理器 46临时存储该响应，并且将该响应输出到串行接口 34。在请求响应处理器46输出已经从 存储器存取控制部32接收到的响应的情况下，如果协议转换是必须的，则请求响应处理器 46执行协议转换。 当系统芯片3在测试模式下操作时，请求响应处理器46已经接收到的响应被提供 给测试请求处理器42。相应地，在图3所示的示例中，在串行接口 34中提供返回路径，其 中，IO请求处理部33已经输出的响应被返回到IO请求处理部33的锁存器41，而不被处理。 使用返回路径的操作受控于管理部35，并且返回路径仅在测试模式下是启用的。 换句话说，串行接口 34具有两种操作模式(即测试模式和正常模式)。当串行接口 34在测 试模式下操作时，串行接口 34充当返回输入部，其将响应返回到IO请求处理部33。
作为示例，描述在串行接口 34中返回来自10请求处理部33的响应的情况下的配 置。然而，I0请求处理部33在其内部可以具有返回路径。或者，可以使用的配置是在系统 芯片3外部，串行接口 34的输出端子连接到串行接口 34的输入端子，从而可以返回响应。
图4示出请求包和响应包的格式。被提供为获取请求的包具有Opecode字段，其 示出包的类型，其中存储指示包被提供作为获取请求的信息。此外，被提供为获取请求的包 具有ADRS字段，其中存储待读取数据的地址；以及RQID字段，其中存储用于标识并且管理 包的标识符。 被提供为存储请求的包具有Opecode字段，其示出包的类型，其中存储指示包被 提供作为获取请求的信息。此外，被提供为存储请求的包具有ADRS字段，其中存储待写入 数据的地址；RQID字段，其中存储用于标识并且管理包的标识符；以及DATA字段，其中存储 待写入的数据。 被提供为获取响应的包具有Opecode字段，其示出包的类型，其中存储指示包被提供作为获取响应的信息。此外，被提供为获取响应的包具有Status字段，用于识别错误响应、地址例外等；RQID字段，其中存储用于标识并且管理包的标识符；以及DATA字段，其中存储已经读取的数据。 此外，被提供为存储响应的包具有Opecode字段，其示出包的类型，其中存储指示
包被提供作为存储响应的信息。此外，被提供为存储响应的包具有Status字段，用于识别
错误响应、地址例外等；以及RQID字段，其中存储用于标识并且管理包的标识符。 注意，被提供为获取请求的包以及被提供为存储响应的包中的每一个是在一个周
期中发送并且接收的。另一方面，关于被提供为存储请求的包以及被提供为获取响应的包
中的每一个，因为四个周期用于发送并且接收DATA字段，所以需要五个周期来发送并且接
收整个包。 接下来，将参照图5描述管理部35执行的启动测试模式的操作。如图5所示，首先，管理部35控制请求读取单元45以禁止从请求保持单元44读取请求(S101)。通过对禁止读取请求进行控制，阻止对于存储器的存取。 接下来，管理部35将测试请求写入请求保持单元44 (S102)。所写入的测试请求指示测试模式下第一请求的细节，并且可以是获取请求或存储请求。此外，管理部35分别在测试地址处理器43的START_ADRS、 END_ADRS和0VL_ADRS中设置开始地址、结束地址和测试地址(S103)。此外，管理部35执行用于在串行接口 34中返回响应的设置(S104)。注意，在此假设的情况是串行接口 34其内部具有返回路径，并且管理部35控制串行接口 34。然而，在其中在10请求处理部33内部提供返回路径的配置中，管理部35设置待启用的、在10请求处理部33内部提供的返回路径。此外，在各端子在系统芯片3外部彼此连接的情况下，操作者将直接把各端子彼此连接。注意，可以适当地改变S102至S104中的处理的顺序。
然后，管理部35控制请求读取单元45，以使得能够从请求保持单元44读取请求(S105)，并且终止该处理。通过使得能够读取请求，请求读取单元45从请求保持单元44读取请求，并且开始从10请求处理部33输出请求，并且系统芯片3在测试模式下操作。
接下来，将参照图6描述测试请求处理器42所执行的处理操作。首先，测试请求处理器42检查操作模式是否是测试模式(S201)。当操作模式不是测试模式时(S201中为"否")，测试请求处理器42将从锁存器41读取的包输出到请求保持单元44，而不处理该包(S208)，并且终止处理。 与之对照，当系统芯片3正在测试模式下操作时(S201中为"是")，测试请求处理器42确定锁存器41中保持的包的内容是否是获取响应的头部分(S202)。当锁存器41中保持的包的内容是获取响应的头部分时(S202中为"是")，测试请求处理器42重新写入获取响应的头部分的Opecode字段，以将获取响应转换为存储请求(S204)。
当锁存器41中保持的包的内容不是获取响应的头部分时(S202中为"否")，测试请求处理器42确定锁存器41中保持的包的内容是否是存储响应的头部分(S203)。结果，当锁存器41中保持的包的内容也不是存储响应的头部分时(S203中为"否")，测试请求处理器42将从锁存器41读取的包输出到请求保持单元44，而不处理该包(S208)，并且终止处理。 与之对照，当锁存器41中保持的包的内容是存储响应的头部分时(S203中为"是")，测试请求处理器42重新写入存储响应的头部分的Opecode字段，以将存储响应转换为获取请求(S205)。 在测试请求处理器42重新写入头部分的0pecode字段之后，测试请求处理器42将测试地址处理器43保持的测试地址(0VL—ADRS中)设置在头部分的ADRS字段中(S206)，并且指示测试地址处理器43更新测试地址(S207)。 然后，测试地址处理器43将已经通过响应的转换而生成的请求输出到请求保持单元44 (S208)，并且终止处理。 将参照图7描述测试地址处理器43执行的更新测试地址的处理。如图7所示，当测试地址处理器43尚未从测试请求处理器42接收到用于更新测试地址的指令时(S301中为"否")，测试地址处理器43终止处理。与之对照，当测试地址处理器43已经从测试请求处理器42接收到用于更新测试地址的指令时(S301中为"是")，测试地址处理器43对0VL_ADRS中测试地址的值与END_ADRS中结束地址的值进行比较(S302)。
结果，当0VL_ADRS中测试地址的值等于END_ADRS中结束地址的值时(S302中为"是")，测试地址处理器43将START_ADRS中开始地址的值设置为0VL_ADRS中的测试地址(S303)，并且终止处理。与之对照，当0VL_ADRS中测试地址的值不等于END_ADRS中结束地址的值时(S302中为"否")，测试地址处理器43将预定值加到0VL_ADRS中测试地址的值上，并且终止处理。 图8是用于解释正常模式下的操作的解释图。串行接口 34在第一周期中保持的
获取请求(Fch)在第二周期中移动到锁存器41，并且得以保持在锁存器41中。然后，在第
三周期中，获取请求移动到请求保持单元44，并且得以保持在请求保持单元44中。在第四
周期中，获取请求移动到请求读取单元45，并且得以保持在请求读取单元45中。 在第五周期中，获取请求移动到存储器存取控制部32，并且被存储器存取控制部
32处理，并且返回获取响应。 更具体地说，在第n周期中，请求响应处理器46接收获取响应的头部分(Rtn)。在第n+l周期至第n+4周期中，请求响应处理器46接收获取响应的数据部分(数据)。然后，在第n+l周期中，测试地址处理器43接收获取响应的头部分。在第n+2周期至第n+5周期中，串行接口 34接收获取响应的数据部分。 注意，在正常模式下的操作中，不使用0VL_ADRS中的测试地址、END_ADRS中的结束地址以及START_ADRS中的开始地址。 图9是用于解释测试模式下的操作的解释图。在测试模式下，在请求保持单元44中保持请求的状态是初始化状态。此外，在初始化状态下，假设将"O"设置为测试地址处理器43的0VL_ADRS中的测试地址，将"8"设置为测试地址处理器43的END_ADRS中的结束地址，并且将"O"设置为测试地址处理器43的START_ADRS中的开始地址。注意，在图9中，为了对图8与图9的差异彼此进行区分，操作开始于第三周期。 请求保持单元44在第三周期中保持的获取请求(Fch)在第四周期中移动到请求读取单元45，并且得以保持在请求读取单元45中。然后，在第五周期中，获取请求移动到存储器存取控制部32，并且被存储器存取控制部32处理，并且返回获取响应。
在第n周期中，请求响应处理器46接收获取响应的头部分(Rtn)。在第n+l周期至第n+4周期中，请求响应处理器46接收获取响应的数据部分(数据)。然后，在第n+l周期中，测试地址处理器43接收获取响应的头部分。在第n+2周期至第n+5周期中，串行接口 34接收获取响应的数据部分。 在图8所示的正常模式下，串行接口 34将响应发送到外部。然而，在图9所示的测试模式下，返回响应，并且响应被传送到发送侧。在第n+2周期中，串行接口 34的发送侧保持获取响应的头部分。在第n+3周期至第n+6周期中，串行接口 34的发送侧保持获取响应的数据部分。 相应地，在第n+3周期中，锁存器41保持获取响应的头部分。在第n+4周期至第n+7周期中，锁存器41保持获取响应的数据部分。 测试请求处理器42重写锁存器41在第n+3周期保持的获取响应的头部分，以将获取响应转换为存储请求(STR)，并且将存储请求发送到请求保持单元44。当执行重写时，待存储数据的地址是"零"，其为测试地址的值。然后，测试请求处理器42指示测试地址处理器43更新测试地址。在第n+4周期中，测试地址处理器43将0VL_ADRS中测试地址的值更新为"1"。 此外，锁存器41在第n+4周期至第n+7周期中保持的获取响应的数据部分被发送到请求保持单元44，而不被处理。 相应地，在第n+4周期中，请求保持单元44保持存储请求的头部分。在第n+5周期至第n+8周期中，请求保持单元44保持存储请求的数据部分，并且该数据部分被看作存储请求中待写入的数据。 然后，在第n+5周期中，请求读取单元45保持存储请求的头部分。在第n+6周期至第n+9周期中，请求读取单元45保持存储请求的数据部分。在第n+6周期中，存储器存取控制部32接收存储请求的头部分。在第n+7周期至第n+10周期中，存储器存取控制部32接收存储请求的数据部分。 如上所述，根据该实施例的系统芯片3具有测试模式，其为用于测试的操作模式。在测试模式下，系统芯片3返回对请求的响应，并且将该响应转换为新的请求，由此重新使用该响应的数据部分。因此，可以对存储器容易且高效地执行存取测试，而不依赖于安装其它系统元件(例如CPU)的状态。 此外，当对请求的响应被转换为新的请求时，使用地址寄存器来指定地址范围。相应地，可以通过少量请求来实现对于宽范围的存储器地址的存取。 此外，当根据该实施例的系统芯片3操作在测试模式下时，系统芯片3使用正常操作下所使用的相同电路，并且处理实际操作中所使用的相同请求。相应地，系统芯片3不仅可以执行对作为单个设备操作的存储器的操作的验证和测试，而且还可以执行对整个电路的操作的验证和测试。 此外，甚至当系统芯片3在测试模式下操作时，由正常操作中的每一控制部所执行的用于数据和协议的检查功能的状态也得以保持，从而启用检查功能，由此系统芯片3可以使用检查功能确保用于写入并且读取数据的存取在测试模式下得以正确地执行。关于检查功能的示例，可以使用具有当数据写入DI匪4时所生成的纠错码(ECC)的检查功能来检查从DI匪4读取的数据是否正确。可以使用具有当数据输出到串行接口 34时所执行的循环冗余校验(CRC)的检查功能来检查从串行接口 34输入的数据是否正确。
此外，根据该实施例的系统芯片3指定待存取的地址范围，并且可以半永久地继续存取该范围。相应地，系统芯片3可以执行对存储器存取的长持续时间测试，而不使用
9CPU。注意，当系统芯片3改变或者检查用于开始地址、结束地址、待写入或者读取的数据等的设置时，仅需系统芯片3再次执行图5所示的流程图中的处理。当系统芯片3禁止从请求保持单元44读取请求并且等待固定时间时，过去正受处理的所有请求已经得以处理，并且在请求正被保持在请求保持单元44中时，停止存取。因此，没有产生因在改变设置时进行操作的请求保持单元44而导致的副作用。 此外，在假设出现存取冲突时在CPU侧生成测试程序，由此可以在考虑来自CPU 2的存取与来自IO控制芯片5的存取之间的冲突的更复杂的状态下执行长持续时间测试。
虽然已经示出和描述了几个本发明优选实施例，但本领域技术人员应理解，在不脱离本发明的原理和精神的情况下，可以对这些实施例进行改变，本发明的范围由所附权利要求及其等同物来定义。
权利要求
一种请求处理设备，包括请求发送器，其将写请求或读请求发送到存储设备；响应处理器，其接收对所述请求发送器已经发送的请求的响应；以及测试请求处理器，其从所述响应处理器已经接收到的响应之中，或从已经自在所述请求处理设备外部所提供的设备输入的响应之中，将作为对读请求的响应的读响应转换为测试写请求，并且将作为对写请求的响应的写响应转换为测试读请求。
2. 根据权利要求l的请求处理设备，其中，所述测试请求处理器能够在两种操作模式 下操作，所述两种操作模式是测试模式和正常模式，并且当所述测试请求处理器在所述测试模式下操作时，所述测试请求处理器有选择地执行 所述读响应至测试写请求的转换以及所述写响应至测试读请求的转换。
3. 根据权利要求1的请求处理设备，其中，所述测试请求处理器重新写入所述写响应 或所述写响应的包所具有的0pecode字段，并且执行所述转换。
4. 根据权利要求1的请求处理设备，还包括测试地址处理器，其指定所述测试写请求中的写地址，以及所述测试读请求中的读地址。
5. 根据权利要求4的请求处理设备，其中，所述测试地址处理器重复地指定预先指定 的地址范围。
6. —种请求处理系统，包括请求发送器，其将写请求或读请求发送到存储设备； 响应处理器，其接收对所述请求发送器已经发送的请求的响应；以及 测试请求处理器，其从所述响应处理器已经接收到的响应之中，将作为对读请求的响 应的读响应转换为测试写请求，并且将作为对写请求的响应的写响应转换为测试读请求。
7. 根据权利要求6的请求处理系统，还包括返回输入单元，其具有两种操作模式，所 述两种操作模式是测试模式和正常模式，并且，当所述返回输入单元在所述测试模式下操 作时，返回所述响应处理器已经接收到的响应，并且将其输入到所述测试请求处理器，其中，所述测试请求处理器具有两种操作模式，所述两种操作模式是测试模式和正常 模式，并且在所述测试模式下，所述测试请求处理器有选择地执行所述读响应至测试写请 求的转换以及所述写响应至测试读请求的转换。
8. 根据权利要求6的请求处理系统，还包括测试管理单元，其至少管理所述测试请求 处理器执行的操作的细节。
9. 一种用于测试对于存储设备的存取的存取测试方法，所述方法包括 将写请求或读请求发送到存储设备； 接收对已经发送的请求的响应；当已经接收到的响应是作为对于所述读请求的响应的读响应时，将所述读响应转换为 测试写请求，并且当已经接收到的响应是作为对于所述写请求的写响应时，将所述写响应 转换为测试读请求；以及将所述测试写请求或所述测试读请求发送到存储设备。
全文摘要
公开了一种请求处理设备、请求处理系统和存取测试方法。所述请求处理设备包括请求发送器，其将写请求或读请求发送到存储设备；响应处理器，其接收对所述请求发送器已经发送的请求的响应；以及测试请求处理器，其从所述响应处理器已经接收到的响应之中，或从已经自在所述请求处理设备外部所提供的设备输入的响应之中，将作为对读请求的响应的读响应转换为测试写请求，并且将作为对写请求的响应的写响应转换为测试读请求。
文档编号G06F11/26GK101751311SQ200910226389
公开日2010年6月23日 申请日期2009年11月26日 优先权日2008年12月5日
发明者三岛正博 申请人:富士通株式会社