专利名称：相关运算装置和互相关函数运算脉动流水线的制作方法
技术领域：
本发明涉及图像处理技术中的图像相关函数计算的高速实时实现技术，更具体 地，涉及一种基于FPGA器件的图像互相关函数运算的脉动流水线技术。
背景技术：
本发明属于图像处理领域，涉及图像相关函数计算的高速实时实现。在图像处理 中，很多重要的场合(如目标跟踪与识别、图像配准与融合等)都需要计算图像的互相关函 数。例如，在进行目标跟踪时，需要将目标模板与实时图像的各个区域进行比较，求取互相 关函数，从而确定目标在实时图像中的位置。参考图像IE(i, j)和实时图像IL(i，j)的互相关函数定义为
权利要求
1.一种相关运算装置，包括乘积单元，用于对输入的实时图像数据和参考图像数据执行乘法运算，并输出得到的 乘积结果；累加单元，用于对乘积单元得到的乘积结果进行累加，并输出得到的累加结果；结果输出单元，用于根据输出使能信号，输出得到的累加结果，其中乘积单元和累加单元由相同的工作使能信号控制，所述工作使能信号定义了乘积 单元和累加单元的工作区间，结果输出单元由输出使能信号控制，所述输出使能信号定义 了结果输出单元的工作区间。
2.根据权利要求1所述的相关运算装置，还包括控制信号传递单元，用于将工作使能信号和输出使能信号延迟一个时钟周期，以提供 给与所述相关运算装置级联的另一相关运算装置，作为所述另一相关运算装置的工作使能 信号和输出使能信号。
3.根据权利要求1或2所述的相关运算装置，还包括参考图像数据传递单元，用于将参考图像数据延迟一个时钟周期，以提供给与所述相 关运算装置级联的另一相关运算装置，作为所述另一相关运算装置的参考图像数据。
4.根据权利要求1 3之一所述的相关运算装置，其特征在于所述乘积单元由具有使能端的乘法器构成，所述乘法器的两个输入端分别与实时图像 数据和参考图像数据相连，所述乘法器的输出端与所述累加单元的输入端相连，所述乘法 器的使能端与工作使能信号相连，从而在有效的数据范围内，执行相关运算中的对应像素 相乘功能^ LE — IR X II，其中Y LE是得到的乘积结果，Ie表示参考图像数据的一个像素值，以及l·表示与Ik对 应的实时图像数据的一个像素值。
5.根据权利要求1 3之一所述的相关运算装置，其特征在于所述累加单元由加法器和具有使能端的寄存器构成，所述加法器的一个输入端与所述 乘积单元的输出相连，所述加法器的另一输入端与所述寄存器的输出端相连，所述加法器 的输出端与所述寄存器的输入端相连，所述寄存器的使能端与工作使能信号相连，所述寄 存器的输出还与所述结果输出单元的输入端相连，从而在有效的数据范围内，执行相关运 算中的累加功能Y LE_SUM — Σ Y LE'其中Yf表示寄存器所存储的结果。
6.根据权利要求1 3之一所述的相关运算装置，其特征在于所述结果输出单元由具有使能端的三态门构成，所述三态门的输入端与所述累加单元 的输出端相连，所述三态门的使能端与输出使能信号相连，所述三态门的输出端是所述相 关运算装置的输出端，从而在有效的工作区间，输出由所述累加单元的输出端提供的累加 结果，作为最终的相关运算结果。
7.根据权利要求2所述的相关运算装置，其特征在于所述控制信号传递单元由两个触发器构成，分别用于延迟工作使能信号和输出使能信号。
8.根据权利要求2所述的相关运算装置，其特征在于所述参考图像数据传递单元由触发器组构成，所述触发器组所包含的触发器的个数由 参考图像数据的数据位宽决定。
9.根据权利要求1 8之一所述的相关运算装置，其特征在于 各个单元都是在现场可编程门阵列器件内实现的。
10.一种互相关函数运算脉动流水线，包括多个根据权利要求1 9之一所述的相关运 算装置，所述相关运算装置的个数由实时图像数据和参考图像数据的图像列宽确定。
全文摘要
本发明提出了一种用于实现互相关函数运算的相关运算装置，包括乘积单元、累加单元和结果输出单元，其中乘积单元和累加单元由定义了乘积单元和累加单元的工作区间的相同的工作使能信号控制，结果输出单元由定义了结果输出单元的工作区间的输出使能信号控制。此外，为了实现脉动式流水线结构，所述相关运算装置还可以包括控制信号传递单元，用于将工作使能信号和输出使能信号延迟一个时钟周期，以作为与所述相关运算装置级联的另一相关运算装置的工作使能信号和输出使能信号；以及参考图像数据传递单元，用于将参考图像数据延迟一个时钟周期，以作为所述另一相关运算装置的参考图像数据。
文档编号G06T1/20GK102129661SQ20101000083
公开日2011年7月20日 申请日期2010年1月19日 优先权日2010年1月19日
发明者樊志华, 王春鸿, 郑轶, 饶长辉, 马晓燠 申请人:中国科学院光电技术研究所