具有无线通信功能的半导体器件的制作方法

专利名称：具有无线通信功能的半导体器件的制作方法
技术领域：
本发明涉及具有无线通信功能的半导体器件，并且特别涉及包括存储器的半导体 器件。本发明还涉及采用非接触方式传送和接收数据的半导体器件。
背景技术：
近年来，叫做RFID (射频识别)的个体信息识别技术引人注意。特别地，已经积极 地开发使用采用通过无线通信的非接触方式传送和接收数据的半导体器件的个体信息识 别技术(也叫做RFID标签、IC标签、IC芯片、RF标签、无线标签、或电子标签)。采用RFID标签的个体信息识别技术开始在生产管理、分销管理等中使用，并且期 望该技术还将应用于个人身份验证。例如，专利文件1公开RFID用于行李的识别和检查的 应用示例。专利文件2公开使用存储在RFID标签的存储部分中的设定值的行李管理的示例。[参考文献][专利文件][专利文件1]日本公布的专利申请号2008-168985[专利文件2]日本公布的专利申请号2007-12443
发明内容
操作RFID标签需要的电功率可以通过利用从例如读出器或读出器/写入器等通 信装置产生的电磁波获得。并且，RFID标签可用结合在其中的电池操作。专利文件1公开RFID标签接收从读出器/写入器输出的电磁波以产生功率，由此 IC芯片开始运行以便与读出器/写入器通信。一般来说，电磁波随离电磁波发生器(例如，例如读出器/写入器等通信装置)的 距离增加而衰减。因此，当RFID标签和读出器/写入器之间的通信距离增加时，更少的电 磁波对于RFID标签是可用的并且更少的功率由RFID标签接收。RFID标签不能在没有接收用于操作RFID标签的功率(等于或高于最低运行功率 的功率)的情况下传送和接收数据。对于各种应用或可靠的数据通信，RFID标签需要消耗 更少的功率使得最小运行功率可以减小以便于运行。另外，RFID标签和通信装置(例如读出器或读出器/写入器等)之间的通信距离 优选地具有某种程度的考虑便利性的灵活性。因此，RFID标签需要消耗更少的功率使得最 小运行功率可以减小并且通信距离可以增加。在电池结合在RFID标签中的情况下，RFID标签的功率消耗考虑到电池寿命等优 选减小。作为用于减小RFID标签的功率消耗的方法，所有数据可以在RFID标签的内部处 理中并行传送以便降低时钟频率。然而，在RFID标签具有例如一次写入存储元件(其消耗 很多功率以写数据)等存储器的情况下，难以并行写数据，因为存储器的功率消耗增加并
3且RFID标签的稳定运行不能保证。RFID标签的稳定运行对于RFID标签在例如生产或分销管理系统等各种管理系统 中的使用是重要的。鉴于前述内容，本发明的一个实施例的目的是减小半导体器件的功率消耗。本发 明的一个实施例的另一个目的是增加半导体器件和通信装置之间的通信距离。本发明的一 个实施例的再另一个目的是保持半导体器件的稳定运行。本发明的一个实施例的另外目的 是在减小半导体器件的功率消耗的同时保持半导体器件的稳定运行。本发明的一个实施例是包括存储部分(memory portion)(其中数据使用多个传输 方法处理)的半导体器件。具体地，数据通过不同的传输方法写入存储部分和从存储部分 读出数据串行地写入该存储部分并且数据并行地从该存储部分读出。通过串行写数据，保 证半导体器件的稳定运行。通过并行读数据，时钟频率降低以减小功率消耗。本发明的一个实施例是具有无线通信功能的半导体器件，其包括存储部分、逻辑 部分和用于电连接该存储部分与该逻辑部分的多个信号线。在半导体器件和通信装置之间 的传送率(transfer rate)是α [bps]的情况下，第一时钟频率是K α [Hz] (K是1或更大 的整数)，该多个信号线的读信号线的数量是η (η是2或更大的整数)，并且第二时钟频率 是La/n [Hz] (L是满足L/n < K的任意整数)，解调信号用该第一时钟频率K a [Hz]解码， 并且存储在存储部分中的数据用该第二时钟频率La /n[Hz]通过该η个读信号线读出到逻 辑部分。本发明的一个实施例是具有无线通信功能的半导体器件，其包括存储部分、逻辑 部分和用于电连接该存储部分与该逻辑部分的多个信号线。在半导体器件和通信装置之间 的传送率是a [bps]的情况下，第一时钟频率是K a [Hz] (K是1或更大的整数)，该多个信 号线的读信号线的数量是η (η是2或更大的整数)，并且第二时钟频率是L a /n [Hz] (L是满 足L/n< K的任意整数)，解调信号用该第一时钟频率K a [Hz]解码，存储在存储部分中的 数据用该第二时钟频率L a /n[Hz]通过该η个读信号线读出到逻辑部分，以及通过使用该 第一时钟频率Ka [Ηζ]，从存储部分读出的数据由包括在逻辑部分中的并行/串行转换电 路转换并且然后串行传送到电路部分。本发明的一个实施例是具有无线通信功能的半导体器件，其包括存储部分、逻辑 部分和用于电连接该存储部分与该逻辑部分的多个信号线。在半导体器件和通信装置之间 的传送率是a [bps]的情况下，第一时钟频率是K a [Hz] (K是1或更大的整数)，该多个信 号线的读信号线的数量是η (η是2或更大的整数)，第二时钟频率是L a /n[Hz] (L是满足 L/n < K的任意整数)，该多个信号线中的一个是写信号线，并且第三时钟频率是M [Hz]，解 调信号用该第一时钟频率K a [Hz]解码，存储在存储部分中的数据用该第二时钟频率La/ η [Hz]通过该η个读信号线读出到逻辑部分，并且数据用该第三时钟频率M[Hz]通过该一个 写信号线从逻辑部分写入存储部分。注意该第三时钟频率M[Hz]可根据存储元件的性质视 情况确定，并且如果在运行上没有问题则M可等于L α /η。本发明的一个实施例是具有无线通信功能的半导体器件，其包括存储部分、逻辑 部分和用于电连接该存储部分与该逻辑部分的多个信号线。在半导体器件和通信装置之间 的传送率是a [bps]的情况下，第一时钟频率是K a [Hz] (K是1或更大的整数)，该多个信 号线的读信号线的数量是η (η是2或更大的整数)，第二时钟频率是L a /n[Hz] (L是满足L/n < K的任意整数)，该多个信号线中的一个是写信号线，并且第三时钟频率是M [Hz]，解 调信号用该第一时钟频率K α [Hz]解码，在存储部分中的存储单元的状态信息或存储在存 储部分中的数据用该第二时钟频率La /n[Hz]通过该η个读信号线读出，并且数据用该第 三时钟频率M[Hz]通过该一个写信号线从逻辑部分写入存储部分。在上文的结构中，存储部分可以用包括一次写入存储元件的存储单元提供。该存 储元件可是反熔丝(antifuse)。同样在上文的结构中，存储部分可以用包括具有浮栅的存储元件或使用磁性材料 的存储元件的存储单元提供。本发明的一个实施例还可是包括具有上文结构的半导体器件的RFID标签。根据本发明的一个实施例，可以实现半导体器件的更低功率消耗，或可以增加半 导体器件和通信装置之间的通信距离。根据本发明的一个实施例，可以保持半导体器件的稳定运行。此外，可以实现半导 体器件的更低功率消耗同时保持其稳定运行。


在附图中图1是图示本发明的一个实施例的半导体器件的一部分的示意图；图2是图示本发明的一个实施例的半导体器件的一部分的示意图；图3A和3B是各自图示传输方法的图；图4是图示本发明的一个实施例的半导体器件和通信装置的示意图；图5是图示本发明的一个实施例的半导体器件和通信装置的示意图；图6A和6B是图示本发明的一个实施例的半导体器件的示意剖视图；图7A至7E是各自图示本发明的一个实施例的半导体器件的示意图；图8A至8G是图示本发明的一个实施例的半导体器件的应用示例的图；图9A至9D是图示用于制造本发明的一个实施例的半导体器件的方法的示意剖视 图；以及图IOA至IOC是图示用于制造本发明的一个实施例的半导体器件的方法的示意剖 视图。
具体实施例方式本发明的实施例将在下文中描述。注意本发明不限于下文的说明，并且模式和细 节可以采用各种方式修改而不偏离本发明的精神和范围对于本领域内技术人员是明显的。 因此，本发明不应该解释为限于下文给出的实施例的说明。(实施例1) 在该实施例中，将描述至少包括存储部分、逻辑部分和用于电连接该存储部分与 该逻辑部分的多个信号线(接口信号线)的半导体器件。在该实施例中描述的半导体器件 还起部分RFID标签的作用。该实施例的半导体器件将参照图1描述。该实施例的半导体器件190具有无线通信功能。数据采用非接触方式在该半导体器件190和通信装置200之间传送和接收。该半导体器件190起例如部分RFID标签的作 用。该通信装置200是例如读出器/写入器、读出器或写入器，其传送数据到该半导体器件 190并且从该半导体器件190接收数据、传送数据到该半导体器件190或从该半导体器件 190接收数据。半导体器件190至少包括存储部分100、逻辑部分110和用于电连接该存储部分 100与该逻辑部分110的多个信号线。在图1中该多个信号线包括第一信号线171、第二信 号线173、第三信号线175和第四信号线177。在该实施例中，该第二信号线173的数量是 η (η是2或更大的整数)。半导体器件190包括具有对各种处理操作的解调、整流、调制等功能的电路部分 120是优选的。该电路部分120和逻辑部分110通过多个信号线(接口信号线)彼此电连 接。在图1中，该多个信号线包括第五信号线181、第六信号线183和第七信号线185。接下来将描述半导体器件190的配置和数据处理的流程。半导体器件190包括存储部分100、逻辑部分110和电路部分120。在逻辑部分110中，从电路部分120串行传送的解调信号被解码以控制写入存储 部分100的时序(timing)、存储部分100的读出地址和写入地址等。响应信号按需要从逻 辑部分110输出到电路部分120。在该实施例中，解调信号通过第五信号线181从电路部分 120串行传送到逻辑部分110。此外，响应信号通过第七信号线185从逻辑部分110串行传 送到电路部分120。注意逻辑部分110包括并行/串行转换电路111以视情况执行并行/ 串行转换。存储部分100包括存储单元阵列101。在该存储单元阵列101中，设置多个存储单元。在存储部分100中，产生写电压以将数据写入在存储单元阵列101中的存储单元。 当数据写入存储单元阵列101时，写数据通过第一信号线171串行传送。在存储单元阵列 101中，将访问的存储单元按顺序被选择并且将数据写入其中。当数据从存储部分100中的存储单元阵列101读出时，读数据通过第二信号线173 并行传送。在存储单元阵列101中，将访问的多个存储单元几乎同时被选择并且数据几乎 同时从其中读出。这里读出的数据是已经从逻辑部分写入存储部分并且然后存储在存储部 分中的数据。该数据还可包括存储单元(包括在存储部分中)的状态信息。第一信号线171、第二信号线173、第三信号线175和第四信号线177连接在存储 部分100和逻辑部分110之间。第一信号线171是用于从逻辑部分110传送写数据(writing data)到存储部分 100的写信号线。这里，第一信号线171的数量是一。第二信号线173是用于从存储部分 100传送读数据(reading data)到逻辑部分110的读信号线。这里，第二信号线173的数 量是η (η是2或更大的整数)。第三信号线175是用于选择在存储单元阵列101中将访问的存储单元的地址线。 这里，第三信号线175的数量是Α(Α是1或更大的整数)。第四信号线177是用于传送电荷 泵时钟(其控制存储部分100中的写电压和写入时序)的电荷泵时钟传输线。在逻辑部分110中，具有各种处理操作必需的频率的一个或多个时钟用通过第六 信号线183从电路部分120输入的时钟来产生。在逻辑部分110中产生的各种时钟的频率中的至少一个由取决于半导体器件190和通信装置200之间的通信规范的传送率并且由编 码方法确定。例如，在半导体器件190和通信装置200之间的传送率是α [bps]的情况下，在逻 辑部分110中产生的时钟的频率中的至少一个具有Kd [Hz] (K是1或更大的整数)的频率。 这是因为具有等于或高于传送率(这里α [bps])的频率的时钟对于解码解调信号(其串 行传送到逻辑部分110)是必需的。因为逻辑部分110的功率消耗与时钟频率成比例，K优 选是尽可能小的值。注意在编码方法是曼彻斯特编码的情况下，频率是K α [Hz] (K是2或 更大的整数)。时钟频率K α [Hz]用于例如解码解调信号。同样在该实施例的逻辑部分110中，产生具有La/n[Hz] (L/n < K，并且L是任意 整数)的频率的时钟和具有M[Hz]的频率的时钟。输入到逻辑部分110的解调信号用具有K a [Hz] (K是1或更大的整数)的频率的 时钟来解码，由此输入的解调信号被判断为读指令或写指令。接下来描述的是当输入到逻辑部分110的解调信号是读指令时执行的处理。当逻辑部分110接收读指令，下列处理1和处理2优选在数据从存储部分100读 出之前执行。(处理1)在读出已经写入在存储部分100中的存储单元阵列101的数据之前，读出存储单 元阵列101的信息。该信息是例如存储单元的状态信息，例如之前出现的有缺陷的存储单 元的位置等。缺陷存储单元的位置通过读出存储单元的状态信息识别。具体地，逻辑部分110控制A个第三信号线175以选择将访问的存储单元，并且信 息通过η个第二信号线173从存储部分100读出。当信号通过第三信号线175输入存储部 分100时，η个存储单元几乎同时被访问。然后，该η个存储单元的状态信息一次从存储部 分100读出并且并行传送到逻辑部分110。在逻辑部分110中，一次可以处理η条状态信 息。因此，在该实施例的半导体装置190中，状态信息可以用具有等于信息通过一个信号线 读出所采用的(即，数据被串行读出所采用的)的频率的l/n的频率的时钟读出。具体地， 处理1优选使用具有L a /n [Hz] (L/n < K，并且L是任意整数)的频率的时钟执行。(处理2)在逻辑部分110中，取决于在处理1中读出的存储单元的状态信息等，按需要执行 将访问的存储单元的转移处理(transfer processing)。该转移处理意思是指定另一个存 储单元的地址而不是要指定原始地址。由于缺陷存储单元的产生，数据可能写入不同于将 访问的原始存储单元的存储单元，因此执行该处理。处理2优选地使用具有La /n[Hz] (L/ η < K，并且L是任意整数)的频率的时钟执行。在上文的处理(这里，处理1和处理2)后，在逻辑部分110中，通过使用具有La/ η [Hz] (L/n < K，并且L是任意整数)的频率的时钟产生地址信号以指定η个存储单元。然 后，地址信号通过A个第三信号线175从逻辑部分110传送到存储部分100。在存储部分 100中，由通过第三信号线175输入的地址信号指定的η个存储单元几乎同时被访问。然 后，数据几乎同时从η个存储单元读出并且然后通过η个第二信号线173从存储部分100 并行传送到逻辑部分110。在逻辑部分110中，通过使用具有K a [Hz] (K是1或更大的整数)的频率的时钟，从存储部分100并行读出的数据由并行/串行转换电路111转换为串行数据，由此产生响 应信号。然后，响应信号通过第七信号线185从逻辑部分110传送到电路部分120。如上文描述的，在该实施例中，η个第二信号线173被连接而作为读信号线，使得η 条数据(包括状态信息或类似的)可以在存储部分100和逻辑部分110之间并行传送。因 此，读处理或类似的可以使用具有低于频率Kd [Hz] (K是1或更大的整数)的La/n[Hz] (L/n<K，并且L是任意整数)的频率的时钟执行。从而，在输入到逻辑部分110的解调信 号是读指令的情况下，该处理视情况使用具有L α /n [Hz] (L/n < K，并且L是任意整数)的 频率的时钟或具有Ka [Hz] (K是1或更大的整数)的频率的时钟执行，从而引起功率消耗 的减小。接下来描述的是当输入到逻辑部分110的解调信号是写指令时执行的处理。当逻辑部分110接收写指令，下列处理1和处理2优选在数据写入存储部分100 之前执行。(处理1)在将数据写入在存储部分100中的存储单元阵列101之前，读出存储单元阵列101 的信息。该信息是例如之前出现的有缺陷的存储单元的位置或重写入将访问的存储单元的 次数是否没超过上限。缺陷存储单元的位置或写入将访问的存储单元是否是可能的通过读 出存储单元的状态信息来识别。具体地，处理1采用与上文描述的(其中逻辑部分110接收读指令)相似的方式执 行。逻辑部分110控制A个第三信号线175以选择将访问的存储单元，并且信息通过η个 第二信号线173从存储部分100读出。当信号通过第三信号线175输入存储部分100时，η 个存储单元几乎同时访问。然后，该η个存储单元的状态信息一次从存储部分100读出并 且并行传送到逻辑部分110。在逻辑部分110中，一次可以处理η条状态信息。因此，在该 实施例的半导体装置190中，状态信息可以用具有等于信息通过一个信号线读出所采用的 (即，数据串行读出所采用的)的频率的l/n的频率的时钟读出。具体地，处理1优选使用 具有L α /n [Hz] (L/n < K，并且L是任意整数)的频率的时钟执行。(处理2)处理2也采用与上文描述的(其中逻辑部分110接收读指令)相似的方式执行。 在逻辑部分110中，取决于在处理1中读出的存储单元的状态信息等，按需要执行将访问的 存储单元的转移处理。处理2优选地使用具有La/n [Hz] (L/n < K，并且L是任意整数)的 频率的时钟执行。在前述处理(这里，处理1和处理2)后，逻辑部分110产生具有根据存储元件的 性质确定的M[Hz]的频率的时钟。注意如果在运行上没有问题M可等于La/η。一般来说， 更少种类的时钟频率可以简化半导体器件的内部结构。在逻辑部分110中，地址信号使用 具有Μ[Ηζ]的频率的时钟产生并且然后通过第三信号线175传送到存储部分100。此外产 生写电压的指令从逻辑部分110通过第四信号线177(电荷泵时钟传送线)传送到存储部 分100并且写数据通过第一信号线171传送到存储部分100。在存储部分100中，由通过第三信号线175输入的地址信号指定的存储单元按顺 序被访问，并且通过第一信号线171串行传送的数据按顺序写入这些存储单元。采用这样 的方式，数据可以写入存储部分100。
在写处理后，将访问的存储单元的写状态优选地在逻辑部分110中校验。这是因 为如果在将访问的存储单元中存在缺陷存储单元，写数据可能没有适当地存储在存储单元 中。存储单元的写状态可以例如通过在写处理后(在数据写入后立即)读出对应存储单元 的数据并且比较它的数据与写数据而校验。这时，存储单元的数据可以优选地通过使用具 有L α /n [Hz] (L/n < K，并且L是任意整数)的频率的时钟通过η个第二信号线173读出。在写数据没有适当地存储在存储单元中的情况下，数据从逻辑部分110重新写入 到相同的存储单元。备选地，执行存储单元的转移处理使得数据从逻辑部分110写入到另 一个存储单元。此外，缺陷存储单元的位置信息可以作为存储单元状态信息写入预定存储 单元。预定存储单元的数量可是一个或多个。该写处理使用具有Μ[Ηζ]的频率的时钟执行。 如果在运行上没有问题M可等于L α /n (L/n < K，并且L是任意整数)。在逻辑部分110中，通过使用具有K α [Hz] (K是1或更大的整数)的频率的时钟， 响应信号根据存储部分100的写状态产生。然后，响应信号通过第七信号线185从逻辑部 分110传送到电路部分120。在输入到逻辑部分110的解调信号是写指令的情况下，写处理本身使用具有 M[Hz]的频率的时钟执行。然而，在伴随写处理的读处理(例如获得存储单元的状态信息 或校验写状态等)中，数据可以使用具有低于频率Ka [Hz] (K是1或更大的整数)的La/ η [Hz] (L/n < K，并且L是任意整数)的频率的时钟通过η个第二信号线173并行传送；从 而功率消耗可以减小。采用该方式，写处理和伴随处理使用任意下列时钟执行具有Μ[Ηζ] 的频率的时钟；具有L a /n[Hz] (L/n < K，并且L是任意整数)的频率的时钟；以及具有 Ka [Hz] (K是1或更大的整数)的频率的时钟，从而引起功率消耗的减小。如在该实施例中描述的，当具有无线通信功能的半导体器件包括存储部分和逻辑 部分之间的多个信号线并且包括用于读处理的η个信号线(η是2或更大的整数)时，可以 达到半导体器件的功率消耗的减小。因此，该实施例对例如RFID标签等半导体器件的应用 引起通信距离的增加。注意在该实施例中示出的结构可以视情况与在本说明书中的其他实施例的任意 结构结合。(实施例2)在该实施例中，将描述包括在半导体器件中的存储部分。该实施例的半导体器件(其至少包括存储部分)的特征是数据在存储部分中通过 多个传输方法处理。具体地，写处理和读处理通过不同的传输方法执行写处理的数据串行 传送，以及读处理的数据并行传送。通过串行传送数据，执行写处理同时保证半导体器件的 稳定运行。通过并行传送数据，执行读处理同时降低时钟频率。注意在写处理中，在一些情况下除数据的写处理外，还执行用于获得存储单元的 状态信息或类似的读处理。当数据从存储单元读出时，即使正在写处理过程中，数据如同在 存储部分的读处理中那样并行读出。在写处理在存储部分中执行的情况下，写数据串行传送到存储单元阵列。在存储 单元阵列中，将访问的存储单元按顺序被选择并且数据写入其中。注意并行传送写数据到 存储单元阵列是可能的但就功率消耗来说是不可取的。在读处理在存储部分中执行的情况下，读数据从存储单元阵列并行传送。在存储单元阵列中，将访问的存储单元几乎同时被选择并且数据几乎同时从其中读出。在存储部分中，数据与时钟同步处理。假设在存储部分中的读处理在相同时段中 执行，数据可以以比数据串行读出的情况下更低的频率并行读出。因此，可以减小功率消
^^ ο为了保持半导体器件的稳定运行同时减小其功率消耗，通过对于如在该实施例中 示出的处理的种类(写处理或读处理)适合的传输方法处理数据是重要的。如上文描述的， 为了减小功率消耗，对于读处理，数据优选并行传送；然而，因为下列原因对于写处理，数据 优选串行传送。特别地，在例如数据通过短路写入其中的一次写入存储元件(例如，反熔 丝)用于存储单元的情况下，数据优选串行写入。当数据并行写入使用反熔丝的存储单元阵列时，同时施加写电压于选择的反熔丝 并且同时使选择的反熔丝短路是困难的。因此，存在高可能性的是这些反熔丝在不同的时 间短路。当在存储单元阵列中的反熔丝中的一个短路时，施加于其他反熔丝的写电压降低， 其可在继续写处理中引起困难。在用于写数据到存储单元需要的功率与半导体器件(典型地，RFID标签)的功率 (其从通信装置(典型地，读出器/写入器)获得)相比相对高的情况下，同时并行写数据 到选择的存储单元也是困难的。因此，在存储部分的数据处理中，写数据串行传送并且读数据并行传送是优选的。 采用这样的方式，可以保持包括存储部分的半导体器件的稳定运行同时减小其功率消耗。接着，在该实施例中的存储部分的配置示例将参照图2描述。存储部分100至少包括存储单元阵列101。在该实施例中的存储部分100除该存 储单元阵列101外包括行地址解码器103、列地址解码器105、字线驱动电路107、位线驱动 电路和读出电路109 (在图2中，具有位线驱动电路109a和读出电路109b的电路109)、接 口 113、写入电源产生电路115等。在存储单元阵列101中，设置多个存储单元。存储单元阵列101包括例如多个字 线、与字线相交的多个位线和连接到字线与位线的多个存储单元。期望的数据可以写入存 储单元阵列101并且从存储单元阵列101读出。存储单元各自包括一次写入存储器或例如 可重写存储器等非易失性存储器。作为一次写入存储器，可以使用熔丝存储元件、反熔丝存 储元件或类似物。作为非易失性存储器，使用具有浮栅的晶体管、使用磁性材料的存储元 件、相变存储元件或类似物是可能的。行地址解码器103和列地址解码器105分别选择字线和位线。在该实施例中，行 地址解码器103通过字线驱动电路107选择字线；并且列地址解码器105通过位线驱动电 路和读出电路109选择位线。当行地址解码器103和列地址解码器105分别选择字线和位线时，可以访问连接 到该选择的字线和位线的存储单元。也就是说，当连接到将访问的存储单元的字线和位线 由行地址解码器103和列地址解码器105被选择时可以访问期望的存储单元。当在存储部分100中执行写处理时，字线驱动电路107和位线驱动电路109a稳定 地传送信号到分别由行地址解码器103和列地址解码器105选择的字线和位线。当在存储部分100中执行读处理时，字线驱动电路107稳定地传送由行地址解码 器103选择的字线的信号到存储单元阵列101。此外，读出电路109b输入由列地址解码器105选择的位线的信号，读出选择的存储单元的数据并且将它传送到另一个电路。位线驱动电路和读出电路109连接到η (η是二或更大的整数)个信号线173。存 储部分100通过连接到位线驱动电路和读出电路109的η个信号线173连接到其他电路。 数据通过η个信号线173传送。接口 113是例如电连接存储部分100到其他电路并且转换数据格式的电路使得数 据可以在其间传送。图2图示其中写数据、地址和电荷泵时钟从存储部分100的外部分别 通过第一信号线171、第三信号线175和第四信号线177输入到接口 113的示例。当在存储部分100中执行写处理时使用写入电源产生电路115。写入电源产生电 路115产生将数据写入到存储单元阵列101需要的电压(写电压)。写电压从写入电源产 生电路115通过接口 113施加到在存储单元阵列101中的存储单元。该实施例的特征是数据在存储部分100中通过多个传输方法处理。在存储部分 100中，对于写处理，数据串行传送到存储单元阵列101，并且对于读处理，数据从存储单元 阵列101并行传送。在写处理和读处理中将访问的存储单元的地址由输入到接口 113的地址信号确 定。根据该地址信号，行地址解码器103和列地址解码器105选择将访问的存储单元。在存储部分100中执行写处理的情况下，写数据串行传送到存储单元阵列101。根 据通过接口 113输入的地址信号，将访问的存储单元由行地址解码器103和列地址解码器 105选择。写数据通过位线驱动电路和读出电路109 (位线驱动电路109a)传送到选择的 存储单元。因为在写处理的情况下数据串行传送，将访问的存储单元按顺序被选择并且数 据按顺序写入选择的存储单元。写入存储单元通过施加写电压于将访问的存储单元顺序执 行。具体地，每个存储单元通过由行地址解码器103和列地址解码器105选择的字线 和位线顺序被访问，并且数据顺序写入每个存储单元。按顺序将数据写入每个存储单元意 思是数据串行写入存储单元。在存储部分100中执行读处理的情况下，读数据从存储单元阵列101并行传送。根 据通过接口 113输入的地址信号，将访问的多个存储单元由行地址解码器103 (或行地址解 码器103和列地址解码器105)选择。读数据通过位线驱动电路和读出电路109 (读出电路 109b)从选择的存储单元传送。因为在读处理的情况下数据并行读出，将访问的多个存储单 元同时被选择并且数据几乎同时从选择的存储单元读出。具体地，多个存储单元通过由行地址解码器103选择的字线访问，并且数据从存 储单元同时读出。该读出的数据通过连接到位线驱动电路和读出电路109的η个信号线 173并行传送。在存储部分100中，与η个信号线173相同数量的(η)存储单元可以通过η 个信号线173几乎同时被访问，并且存储在η个存储单元中的数据可以几乎同时读出。同 时读出存储在与η个信号线173相同数量的(η)存储单元中的数据意思是数据从存储单元 并行读出。在读处理中，仅通过由行地址解码器103选择的字线，连接到选择的字线的多个 存储单元可以几乎同时被访问。备选地，多个存储单元可以不仅通过由行地址解码器103 选择的字线并且通过由列地址解码器105选择的多个位线几乎同时访问。图3Α和3Β各自图示读数据“ 1010”的示例。
在图3A中，数据“1010”并行读出，其是在本发明的一个实施例中使用的传输方 法。在另一方面，数据“1010”在图3B中串行读出。如从图3A和图3B的比较看见的，数据 可以以比在数据串行读出的情况下更低的时钟(CLK)频率并行读出。从而，当数据如在本 发明的一个实施例中并行读出时，消耗比当数据串行读出时更低的功率。读数据“1010”的示例在图3A和3B中图示；然而，不用说同样适用于读出其他数 据的情况；当数据并行读出时，消耗比当数据串行读出时更低的功率。如在该实施例中示出的，包括存储部分的半导体器件的功率消耗可以通过使用多 个传输方法的数据处理减小。另外，可以通过使用适合于该类型处理的传输方法的数据处 理保持半导体器件的稳定运行。此外，因为实现半导体器件的低功率消耗和稳定运行，通信 距离可以通过应用该实施例于采用非接触方式传送和接收数据的半导体器件(例如RFID 标签等)而增加。注意在该实施例中示出的结构可以视情况与在本说明书中的其他实施例的任意 结构结合。(实施例3)在该实施例中，将描述具有无线通信功能的半导体器件。该实施例的半导体器件 可以采用非接触方式传送和接收数据，并且还起RFID标签的作用。图4是该实施例的半导体器件(RFID标签)的示意图。图4还图示与半导体器件 传送数据的通信装置。半导体器件190包括存储部分100、逻辑部分110、整流电路125、解调电路130、复 位电路140、时钟发生电路150、调制电路160、天线170等。存储部分100具有在实施例2中示出的上文的配置。在存储部分100中，数据通 过多个传输方法处理写处理的数据串行传送并且读处理的数据并行传送。当数据从存储 单元读出时，即使在写处理过程中，数据如同在存储部分的读处理中那样并行读出。通过使 用适合于该类型处理的传输方法的数据处理，可以减小功率消耗并且可以保持稳定运行。在逻辑部分110中，输入的解调信号被解码并且预定处理根据从通信装置200接 收的命令信号执行。响应信号按需要从逻辑部分110输出到调制电路160。预定处理包括 存储部分100的控制，具体地处理种类(写处理或读处理)的控制、解码器(例如，在图2 中图示的行地址解码器103和列地址解码器105)的控制、驱动写电源产生电路(在图2中 的写电源产生电路115)的时序的控制等。整流电路125整流由天线170接收的AC信号，由此产生电源电压。解调电路130 解调由天线170接收的AC信号，并且将解调的信号供应给逻辑部分110。复位电路140从 由天线170接收的AC信号产生复位信号，并且将该复位信号供应给逻辑部分110。时钟发生电路150产生运行逻辑部分110、存储部分100等需要的时钟，并且传送 时钟给逻辑部分110、存储部分100等。时钟发生电路150包括电容器或类似物，使得时钟 可以根据由天线170接收的AC信号的频率产生并且DC偏置分量可以被去除。如果需要， 时钟分频电路(clock division circuit)可在电容器的负(或正)电极和逻辑部分110、 存储部分100等之间提供。调制电路160使用从逻辑部分110输出的响应信号产生调制的AC信号。数据在半导体器件190和通信装置200之间传送和接收(通过无线通信)。在天线170中，从通信装置200产生的电磁波或电磁场转换为AC信号。通信装置200具体地是读出器/写入器、读出器、写入器或类似物，其传送数据到 半导体器件190以及从半导体器件190接收数据(通过无线通信)。半导体器件190接收从通信装置200传送的信号并且产生功率以运行。此外，半 导体器件190接收从通信装置200传送的信号，使得数据可以写入包括在半导体器件190 中的存储部分100以及从其中读出。从存储部分100读出的数据可以输出(传送)到通信 装置200。在该实施例的存储部分100中，写处理的数据串行传送并且读处理的数据并行传送。例如，从通信装置200传送的信号由在半导体器件190中的天线接收。该接收的信 号(AC信号)从天线170传送到整流电路125、解调电路130、复位电路140和时钟发生电 路150。在整流电路125中，该AC信号被整流使得电源电压产生并且供应给逻辑部分110。 在解调电路130中，该AC信号被解调并且该解调的信号传送到逻辑部分110。在复位电路 140中，复位信号从AC信号产生并且传送到逻辑部分110。在时钟发生电路150中，时钟从 该AC信号产生并且传送到逻辑部分110。在调制电路160中，调制的AC信号使用从逻辑部 分110传送的响应信号产生。在从通信装置200传送的信号是写信号的情况下，包括地址信号(ADDR)、写信号 (WEB)和电荷泵时钟(CP_CLK)的命令信号从逻辑部分110传送到存储部分100。在存储部分100中，写处理根据该传送的信号执行。在存储部分100中的写处理 具体地采用与上文在实施例1中描述的相同的方式执行，并且数据串行写入。在存储部分 100中，每个存储单元顺序被访问并且数据顺序写入每个存储单元。在从通信装置200传送的信号是读信号的情况下，包括地址信号(ADDR)和读信号 (REB)的命令信号从逻辑部分110传送到存储部分100。在存储部分100中，读处理根据该传送的信号执行。在存储部分100中的读处理 具体地采用与上文在实施例1中描述的相同的方式执行，并且数据并行读出。在存储部分 100中，n(n是2或更大的整数)个存储单元几乎同时被访问，并且数据从该η个存储单元 几乎同时读出。注意存储部分100通过η个信号线电连接到逻辑部分110，并且数据可以通过η个 信号线从η个存储单元读出。即，数据并行读出。从存储部分100读出的数据作为响应信号从逻辑部分110传送到调制电路160。 在调制电路160中，调制的AC信号使用接收的响应信号产生，并且然后该信号(从存储部 分读出的数据)通过天线170传送到通信装置200。因为数据在存储部分100中通过多个传输方法处理，逻辑部分110在数据在存储 部分100中传送中消耗更少功率，引起整个半导体器件190的功率消耗的减小。因此，半导 体器件190的最小运行功率可以减小并且半导体器件190和通信装置200之间的通信距离 可以增加。具体地，在存储部分100中的读处理的数据并行传送，其使降低逻辑部分的时钟 频率并且减小半导体器件190的功率消耗成为可能。同样在存储部分100中，数据通过多个传输方法处理，具体地通过适合于该种类的处理的传输方法；因此，半导体器件190的稳定运行可以保持。更具体地，在存储部分100 中的写处理的数据串行传送，其使保持半导体器件190的稳定运行成为可能。此外，在电池结合在半导体器件190中的情况下，在该实施例中描述的功率消耗 的减小允许延长电池寿命。因此，结合在半导体器件中的电池较不经常需要更换。减小结 合在半导体器件中的电池的尺寸也是可能的。图5图示具有不同于在图4中图示的结构的半导体器件490。该半导体器件490 除存储部分100、逻辑部分110、整流电路125、解调电路130、复位电路140、调制电路160、 天线170外还包括限幅电路(limiter circuit) 480、调节器电路(regulator circuit) 432 和时钟发生电路434。该限幅电路480是在高功率(内部产生的电压)从由天线170接收的信号产生的 情况下防止超过预定值的功率供应给其他电路的控制电路。该限幅电路480防止由于过短 通信距离或类似的产生的过度功率引起其他电路的损伤。调节器电路432是在高电源电压由整流电路125产生的情况下防止超过预定值的 电压供应给其他电路的控制电路。另外，调节器电路432减小整流电路125产生的电源电 压中的变化(在大小上关于电源电压的平均值的变化量)，使得恒定电压供应给逻辑部分 110。时钟发生电路434产生时钟。根据由调节器电路432产生的恒定电压，运行逻辑 部分110、存储部分100等需要的时钟产生并且传送到逻辑部分110、存储部分100等。时 钟发生电路434包括压控振荡器(VCO)或类似物。同样在图5中图示的半导体器件490中，数据在存储部分100中通过多个传输方 法处理，由此逻辑部分110在数据在存储部分100中传送中消耗更少功率，引起整个半导体 器件190的功率消耗的减小。因此，半导体器件490的最小运行功率可以减小并且半导体 器件490和通信装置200之间的通信距离可以增加。另外，限幅电路、调节器电路、时钟发 生电路等允许起RFID标签作用的半导体器件的运行稳定性增加。注意在该实施例中示出的结构可以视情况与在本说明书中的其他实施例的任意 结构结合。(实施例4)在该实施例中，将描述具有无线通信功能的半导体器件(RFID标签)，其使用反熔 丝作为在存储部分中的存储元件。在图6A中图示的半导体器件中，存储部分1100和另一个电路部分1200在相同的 衬底上提供。该另一个电路部分1200包括例如逻辑部分、时钟分频电路、时钟发生电路、输 入/输出电路或电源电路。尽管这里没有图示，如果半导体器件具有无线通信功能则提供 天线。注意天线可在与存储部分1100和另一个电路部分1200相同的衬底上提供。存储部分1100包括存储元件1110和晶体管1130。该实施例示出使用反熔丝作为 存储元件1110的示例。该另一个电路部分1200包括晶体管1210。图6A为了方便图示包 括一个晶体管和一个反熔丝的存储部分1100的横截面；然而，晶体管和反熔丝的数量不限 于一。相似地，在该另一个电路部分1200中的晶体管的数量不限于一，但是为了方便图示 一个晶体管的横截面。图6B是图示在图6A中图示的半导体器件的一个制造步骤的横截面视图。用于制造该实施例的半导体器件的方法将在下文参照图6A和6B描述。首先，绝缘层1502、分离层1504、绝缘层1506和绝缘层1508采用该顺序在支撑衬 底1500上堆叠。作为支撑衬底1500，使用例如玻璃衬底或石英衬底等具有绝缘表面的衬底。作为分离层1504，使用具有50nm至200nm(例如，50歷)厚度的钨层。作为分离 层1504，还可能的是使用例如钼层或钛层以及上文给出的钨层等金属层；该金属层和任 意这些的金属氧化物(例如，氧化钨)层或任意这些的金属氮化物(例如，氮化钨)层的堆 叠层结构；非晶硅层；或类似物。作为绝缘层1502、绝缘层1506和绝缘层1508，形成氧化 硅层、氧氮化硅层、氮氧化硅层、氮化硅层或这些的堆叠层。例如，氧氮化硅层形成为绝缘层 1502，氧氮化硅层形成为绝缘层1506并且氮化硅层、氧氮化硅层、氮化硅层和氧氮化硅层 的堆叠膜形成为绝缘层1508。在例如钨层等金属层形成为分离层1504并且例如氧化硅层或氧氮化硅层等氧化 层形成为绝缘层1506的情况下，包含用于分离层的金属的氧化物的层可在金属层和氧化 层之间形成。相似地，在例如氮化硅层或氮氧化硅层等氮化层形成为绝缘层1506的情况 下，包含用于分离层的金属的氮化物的层可在金属层和氮化层之间形成。接着，半导体层1217和半导体层1137在绝缘层1508上形成。半导体层1217和半 导体层1137可以采用非晶硅层通过CVD或溅射在整个表面上形成并且结晶以形成多晶硅 层、然后选择性蚀刻多晶硅层这样的方式形成。该非晶硅层可以通过激光结晶、使用快速热 退火(RTA)或退火炉的热结晶、使用促进结晶的金属元素结晶或结合它们的方法结晶。注 意微晶硅或单晶硅可用于半导体层1217和半导体层1137。此外，为了控制稍后将完成的薄 膜晶体管的阈值电压，小量的杂质元素(给予η型导电性的杂质元素或给予P型导电性的 杂质元素)可添加到半导体层1217和半导体层1137。注意在半导体层1217和半导体层 1137的每个中，形成稍后将完成的薄膜晶体管的沟道形成区。包括薄膜晶体管的沟道形成 区的半导体层优选具有晶体结构以便实现驱动电路的高速驱动。驱动电路的高速驱动引起 数据从存储器的高速读出。然后，栅极绝缘层1510在半导体层1217和半导体层1137上形成。作为该栅极绝 缘层1510，具有Inm至200nm(例如，IOnm)的厚度的氧化硅层或氧氮化硅层通过CVD或溅射 形成。备选地，该栅极绝缘层1510可以采用半导体层1217和半导体层1137受到表面氧化 处理或表面氮化处理(其使用由微波激发的等离子体)这样的方式形成。进一步备选地， 该栅极绝缘层1510可以采用绝缘层在半导体层1217和半导体层1137上形成并且然后受 到表面氧化处理或表面氮化处理这样的方式形成。接着，形成与半导体层1217重叠且栅极绝缘层1510插入其二者之间的栅电极 1221和与半导体层1137重叠且栅极绝缘层1510插入其二者之间的栅电极1141。此外，充 当反熔丝的一个电极的第一电极1111通过采用与栅电极1221和栅电极1141相同的工艺 处理相同层来形成。栅电极1221、栅电极1141和第一电极1111用例如钨，钛，铝，镍，铬， 钼，钽，钴，锆，钒，钯，铪，钼，或铁或任意这些的合金或化合物等物质形成。具体地，栅电极 1221、栅电极1141和第一电极1111可采用导电层用前述材料通过溅射形成并且然后处理 成期望的形状这样的方式形成。这时，选择具有适合于薄膜晶体管的栅电极的特性以及适 合于反熔丝的电极的特性的材料是优选的。在该实施例中，其中氮化钽层和钨层采用该顺
15序堆叠的膜形成用于栅电极1221、栅电极1141和第一电极1111。然后，杂质元素添加到半导体层1217和半导体层1137。这里，给予不同的导电类 型的杂质元素添加到半导体层1217和半导体层1137。具体地，给予ρ型导电性的杂质元素 添加到半导体层1217，并且给予η型导电性的杂质元素添加到半导体层1137。作为给予η型导电性的杂质元素，使用磷(P)、砷(As)或类似物。作为给予ρ型导 电性的杂质元素，使用硼(B)、铝(Al)、镓(Ga)或类似物。此外，杂质元素可通过离子注入 或离子掺杂添加。给予η型导电性的杂质元素添加到半导体层1217和半导体层1137。这里，杂质元 素以比形成源区或漏区所添加的浓度更低的浓度添加，由此形成低浓度杂质区(也称为轻 掺杂漏(LDD)区)。通过用作掩模的栅电极1221和栅电极1141，一对低浓度杂质区采用自 对准方式在半导体层1217和半导体层1137中的每个中形成，并且沟道形成区1211和沟道 形成区1131各自在该对低浓度杂质区之间形成。这里形成的其中已经添加了 η型杂质元 素的低浓度杂质区还称为η-区。给予η型导电性的杂质元素添加到半导体层1137。在半导体层1137中，形成一对 高浓度杂质区1135、一对低浓度杂质区1133和沟道形成区1131。该高浓度杂质区1135在 半导体层1137中充当源区或漏区。具体地，抗蚀剂掩模形成以便不添加杂质元素到半导体层1217。抗蚀剂掩模还形 成以便不添加杂质元素到部分半导体层1137。例如，抗蚀剂掩模形成使得低浓度杂质区保 留在半导体层1137中并且杂质元素添加到充当源区或漏区的部分半导体层1137中。该抗 蚀剂掩模在使用后视情况去除。给予D型导电性的杂质元素添加到半导体层1217。这里，杂质元素以比形成源区 或漏区所添加的更低的浓度添加，由此形成低浓度杂质区(也称为P—区)。通过用作掩模 的栅电极1221，一对低浓度杂质区采用自对准方式形成。注意抗蚀剂掩模形成以便不添加 杂质元素到半导体层1137。该抗蚀剂掩模在使用后视情况去除。给予ρ型导电性的杂质元素添加到半导体层1217。在半导体层1217中，形成一对 高浓度杂质区1215、一对低浓度杂质区1213和沟道形成区1211。具体地，抗蚀剂掩模形成以便不添加杂质元素到半导体层1137。抗蚀剂掩模还形 成以便不添加杂质元素到部分半导体层1217。例如，抗蚀剂掩模形成使得低浓度杂质区保 留在半导体层1217中并且杂质元素添加到充当源区或漏区的部分半导体层1217中。该抗 蚀剂掩模在使用后视情况去除。尽管给予η型导电性的杂质元素在这里预先添加，对于杂质元素的添加顺序没有 特别限制。此外，低浓度杂质区(LDD区)不是必须形成的。在这里示出的示例中，形成充当LDD区的低浓度杂质区。低浓度杂质区使减小漏 区附近的电场并且防止由于热载流子注入引起的退化成为可能。注意低浓度杂质区不是必 须形成的。此外，代替抗蚀剂掩模，侧壁绝缘层可在栅电极的侧面上形成并且低浓度杂质区 可通过使用侧壁绝缘层作为掩模形成。接着，绝缘层1512、绝缘层1514和绝缘层1516形成以覆盖栅电极1221、栅电极 1141和第一电极1111。该绝缘层1512、绝缘层1514和绝缘层1516使用例如氧化硅、氮化 硅、氧氮化硅或氮氧化硅等无机绝缘材料通过溅射、CVD或类似方法形成。注意该绝缘层1512、绝缘层1514和绝缘层1516可各自具有单层结构或堆叠层结构。该绝缘层1512、绝缘 层1514和绝缘层1516还充当侧壁，相邻反熔丝通过该侧壁彼此绝缘。绝缘层1512、绝缘层1514和绝缘层1516可用具有高耐热性的硅氧烷树脂形成，其 可以通过涂覆形成。注意该硅氧烷树脂对应于包括Si-O-Si键的树脂。硅氧烷的骨架结构 包括硅(Si)和氧(0)的键，其中有机基(例如，烷基或芳基)或氟基可用作取代基。该有 机基可具有氟基。当热处理在氧氮化硅层作为绝缘层1512和绝缘层1514堆叠后执行时，添加到半 导体层1217和半导体层1137的杂质元素可以激活并且半导体层1217和半导体层1137可 以氢化。杂质元素的激活和半导体层的氢化通过激光束辐照、使用退火炉或RTA的热处理 或类似方法执行。因此，栅电极1221、栅电极1141和第一电极1111用可以经受用于杂质元 素的激活和半导体层的氢化的热处理温度的材料形成。在该实施例中，其中氮化钽层和钨 层采用该顺序堆叠的膜形成用于栅电极1221、栅电极1141和第一电极1111。钨和氮化钽 各自是高熔点金属，并且从而可以足够经受用于激活和氢化的热处理温度。绝缘层1516、绝缘层1514、绝缘层1512和栅极绝缘层1510被选择性蚀刻以形成 开口。在蚀刻中，将不形成开口的区域可用抗蚀剂掩模覆盖。蚀刻可通过干蚀刻法或湿蚀 刻法执行，或可通过结合这些蚀刻法执行。在蚀刻后，去除不再需要的抗蚀剂掩模。这里形 成的开口是到达半导体层1217中形成的高浓度杂质区1215的开口 ；到达半导体层1137 中形成的高浓度杂质区1135的开口 ；以及到达第一电极1111的开口。到达第一电极1111 的开口是其中电阻材料层1113和反熔丝的第二电极稍后形成的第一开口，和其中电连接 到第一电极1111的布线稍后形成的第二开口。同样，形成到达栅电极1221和栅电极1141 的开口。在该蚀刻步骤中形成的到达第一电极1111的第一开口具有大约Iym至6μπι的 底面直径。然而，第一开口优选是小的，因为电流消耗随第一开口的直径增加而增加。尽管 开口的尺寸由直径指示，开口的顶面的形状不限于圆形，并且可是椭圆或矩形。到达半导体层的开口、到达栅电极的开口和到达第一电极的开口可以通过视情况 控制蚀刻条件在一个蚀刻步骤中形成。电阻材料层1113形成以覆盖到达第一电极1111的第一开口。电阻材料层1113 具有堆叠层结构，其中非晶硅层在氧氮化硅层上堆叠。氧氮化硅层通过CVD、溅射或类似方 法形成到Inm至20nm的厚度，优选地Inm至15nm。非晶硅层通过CVD、溅射或类似方法形 成到Inm至200nm的厚度，优选地5nm至lOOnm。例如，具有6nm厚度的氧氮化硅层和具有 15nm厚度的非晶硅层堆叠为电阻材料层1113。电阻材料层1113可具有单层结构或堆叠层 结构，只要该层的电阻通过应用电信号从高电阻变化到低电阻即可。电阻材料层1113可通 过前述CVD或溅射形成电阻材料层，并且然后选择性地蚀刻该层以覆盖第一开口而形成。在导电层通过在衬底的整个表面上溅射形成后，该导电层选择性地蚀刻以形成一 对导电层1223、导电层1225、一对导电层1143和导电层1145。该对导电层1223充当晶体管1210的源电极或漏电极。该导电层1225充当晶体 管1210的栅电极1221的引线(leading wiring)。该对导电层1143充当晶体管1130的源 电极或漏电极。导电层1145充当晶体管1130的栅电极1141的引线。充当形成为存储元件1110的反熔丝的另一个电极的第二电极1115和电连接到第 一电极1111的第三电极1117通过采用与导电层1223等相同的工艺处理相同层形成。第三电极1117可以充当电连接到第一电极1111的引线。该对导电层1143中的一个和第二电极1115示为例如连续导电层。作为存储元件 1110的反熔丝和晶体管1130通过第二电极1115彼此电连接。用于形成导电层1223、导电层1225、导电层1143、导电层1145、第二电极1115和 第三电极1117的导电层可以用从前述栅电极的材料选择的材料制成。例如导电层1223和第二电极1115等导电层和电极使用例如三层结构形成，其中 具有50nm至200nm (例如，IOOnm)厚度的钛层、具有IOOnm至400nm (例如，300nm)厚度的 铝层和50nm至200nm(例如，IOOnm)厚度的钛层采用该顺序堆叠。形成为例如导电层1223 和第二电极1115等导电层和电极的表面层的钛层允许减少与其它层的接触电阻。此外，用 于例如导电层1223和第二电极1115等导电层和电极的铝层使减小布线电阻成为可能。通过上文的步骤，存储元件1110和晶体管1130可以在存储部分1100中形成，并 且晶体管1210可以在另一个电路部分1200中形成。另外，电阻器、电容器或类似物可视情 况形成。在存储部分1100中，反熔丝形成为存储元件1110。在反熔丝中，氧氮化硅层和非 晶硅层的堆叠结构作为电阻材料层1113插入一对电极之间在与晶体管的栅电极相同的 步骤中形成的第一电极1111 ；在与充当晶体管的源电极或漏电极的导电层相同的步骤中 形成的第二电极1115。绝缘层1520、绝缘层1522和绝缘层1524在绝缘层1516 (导电层1223等在其上提 供)的表面上形成。绝缘层1520、绝缘层1522和绝缘层1524可用使用无机绝缘材料、有 机绝缘材料或其的组合的单层或堆叠层形成。充当钝化膜的无机绝缘层和充当平坦化膜的 有机绝缘层采用该顺序在绝缘层1516(导电层1223等在其上提供)的表面上堆叠是优选 的。例如，绝缘层1520用无机绝缘材料制成，并且绝缘层1522和1524用有机绝缘材料制 成。无机绝缘层和有机绝缘层的堆叠结构有助于充分平坦化同时防止湿气进入元件。在分离层1504的界面处(在分离层1504和绝缘层1502之间的界面或在分离层 1504和绝缘层1506之间的界面处)或在分离层1504中执行分离。通过沿分离层1504的 分离，在分离层1504上的元件层1600从支撑衬底1500分离。这里，用于分离元件层1600的方法在下文列出(1)其中金属层和包含金属氧化 物(或金属氮化物)的层的堆叠结构在支撑衬底1500和元件层1600之间提供为分离层 1504，并且包含金属氧化物的层通过结晶而变脆弱，使得元件层1600从支撑衬底1500物 理分离的方法；(2)其中金属层和包含金属氧化物(或金属氮化物)的层的堆叠结构在支 撑衬底1500和元件层1600之间提供为分离层1504，包含金属氧化物的层通过结晶而变脆 弱，并且部分分离层1504使用液体蚀刻剂、NF3或例如BrF3或ClF3等卤素氟化物气体蚀刻 掉，使得元件层1600从支撑衬底1500物理分离的方法；(3)其中分离层1504用包含氢的 非晶硅在支撑衬底1500和元件层1600之间形成，并且分离层1504用激光束辐照以释放氢 气，使得支撑衬底1500从元件层1600分离的方法；(4)其中分离层1504用非晶硅在支撑 衬底1500和元件层1600之间形成，并且分离层1504使用液体蚀刻剂或卤素氟化物气体蚀 刻掉以引起分离的方法；(5)其中提供有元件层1600的支撑衬底1500被机械切削，或支撑 衬底1500使用液体蚀刻剂或卤素氟化物气体蚀刻掉以引起分离的方法；(6)其中到达分离 层1504的开口通过在没有形成薄膜晶体管、反熔丝、天线等地方的元件层1600的位置中用激光束辐照形成，并且然后元件层1600从支撑衬底1500物理分离且开口用作触发器的方 法；(7)其中到达分离层1504的开口通过在没有形成薄膜晶体管、反熔丝、天线等地方的元 件层1600的位置中用激光束辐照形成，并且然后水灌入该开口，使得元件层1600从支撑衬 底1500物理分离的方法；等。在上文描述的分离方法(1)和(2)中，作为金属氧化物层或 金属氮化物层，可以使用在形成为分离层的金属层上形成绝缘层时获得的金属氧化物层或 金属氮化物层。此外，在上文描述的分离方法(6)中，在到达分离层1504的开口形成后，部 分分离层1504可使用通过开口引入的液体蚀刻剂或卤素氟化物气体蚀刻掉，并且然后可 执行物理分离。如在图6A中图示的，元件层1600密封在第一衬底1300和第二衬底1340之间。 具有柔性的衬底优选用作该第一衬底1300和该第二衬底1340，并且可以使用例如塑料膜、 纸、薄陶瓷或其中碳纤维或玻璃纤维的织物用树脂浸渍的薄片(还称为半固化片)。第一衬 底1300和第二衬底1340可以使用例如环氧树脂层等粘结层接合。通过对元件层1600密 封在其之间的第一衬底1300和第二衬底1340使用柔性材料，完成的半导体器件可以作为 RFID标签附着到物体或类似物的曲面。元件层1600的分离和密封的顺序可以由实践者视情况确定，例如(1)在元件层 1600从支撑衬底1500分离后，第二衬底1340接合到与分离表面相反的元件层1600的表 面，并且第一衬底1300接合到元件层1600的分离表面(支撑衬底1500从其处分离的表 面)，(2)在第二衬底1340固定到与在其上提供分离层1504的表面相反的元件层1600的 表面后，元件层1600从支撑衬底1500分离并且第一衬底1300接合到元件层1600的分离 表面，或(3)不包括天线的层在天线形成之前从支撑衬底1500分离，然后形成天线并且第 一衬底1300和第二衬底1340接合。通过上文的步骤，可以制造起RFID标签作用的半导体器件。此外，采用使用分离 层从支撑衬底接合到另一个衬底的方法；因此，可以制造薄、轻量并且抗震RFID标签。此 外，可以制造柔性并且能够附着到曲面或类似物的RFID标签。注意半导体器件(RFID标签)视情况提供有天线。对于可应用于该实施例的半导 体器件的天线的形状没有特别的限制。例如，如在图7A中图示的，平面天线1800a可在电路部分1700a周围提供。如在 图7B中图示的，薄天线1800b可提供以围绕电路部分1700b。如在图7C中图示的，电路部 分1700c可提供有天线1800c用于接收高频电磁波。同样，如在图7D中图示的，电路部分 1700d可提供有天线1800d，其是180°全方向的(能够从任何方向接收信号)。此外，如在 图7E中图示的，电路部分1700e可提供有像延长棒的天线1800e。注意电路部分1700a至 1700e各自包括在图6A中图示的另一个电路部分1200和存储部分1100。电路部分1700a 至1700e还对应于在图4和图5中图示的电路部分，其包括除天线部分之外的各种电路。作为向该实施例的半导体器件供应功率的方法，可以采用电磁耦合法、电磁感应 法、电磁波法或类似方法。供电方法可由实践者考虑应用视情况选择，并且具有最佳长度和 形状的天线可取决于供电方法提供。在采用例如电磁耦合法或电磁感应法(例如，13. 56MHz波段)作为供电方法的情 况下，采用环形或螺旋形(例如，线圈、螺旋天线或回路天线)的导电层可以用作天线。天 线可直接在包括电路部分的衬底上形成，或可连接外部天线。特别地，当天线直接在包括电路部分的衬底上形成时，天线端子和电路部分可以彼此接合而具有高可靠性，由此可以制 造而拥标签(robust tag)。另外，因为数据在存储部分中通过多个传输方法处理，该实施例的RFID标签消耗 更少功率。因此，采用电磁耦合法或电磁感应法的天线可以在尺寸上减小，引起RFID标签 的尺寸、重量和成本的减小。在采用电磁波法(例如，UHF波段(在从860MHz至960MHz的范围中)或2. 45GHz 波段)作为供电方法的情况下，采用线形(例如，偶极天线)或采用平面形状(例如，贴片 天线)的导电层可以用作天线。导电层的形状不限于线形而可以是弯曲形状、曲折形状 (meandering shape)或其的组合。在天线具有大尺寸的情况下，连接外部天线，但天线也可 以直接在衬底上形成。天线的形状和长度可考虑电磁波的波长视情况确定。例如，当使用2. 45GHz的频 率时，半波偶极天线可具有大约60mm(半波长)的长度，并且单极天线可具有大约30mm(四 分之一波长)的长度。注意在该实施例中示出的结构可以视情况与在本说明书中的其他实施例的任意 结构结合。(实施例5)在该实施例中，将描述用于制造具有无线通信功能的半导体器件的方法，其与上 文在实施例3中示出的方法不同。注意与在图6A和6B中的相同的元件和具有与在图6A和 6B中的那些共同的功能的元件由相同的标号指示用于说明，并且重复的说明省略或简化。 在下文中，用于制造其中存储部分1100和另一电路部分120在相同衬底上提供的半导体器 件的方法将参照图9A至9D和图IOA至IOC描述。如在图9A中图示的，分离层1504和绝缘层1508采用该顺序在支撑衬底1500上 堆叠。注意绝缘层或类似物可在支撑衬底1500和分离层1504之间，以及在分离层1504和 绝缘层1508之间提供。半导体层1217和半导体层1137在绝缘层1508上形成。栅绝缘层1510在半导体 层1217和半导体层1137上形成。形成与半导体层1217重叠且栅极绝缘层插入其二者之间的栅电极1221和与半导 体层1137重叠且栅极绝缘层插入其二者之间的栅电极1141。此外，充当反熔丝的一个电极 的第一电极1111通过采用与栅电极1221和栅电极1141相同的工艺处理相同层形成。杂质元素添加到半导体层1217和半导体层1137。给予不同的导电类型的杂质元 素添加到半导体层1217和半导体层1137 在该实施例中，给予η型导电性的杂质元素添加 到半导体层1217 ；并且给予ρ型导电性的杂质元素添加到半导体层1137。给予η型导电性的杂质元素添加到半导体层1217使得形成低浓度杂质区。通过 用作掩模的栅电极1221，一对低浓度杂质区采用自对准方式在半导体层1217中形成，并且 沟道形成区1911在该对低浓度杂质区之间形成。注意抗蚀剂掩模形成以便不添加杂质元 素到半导体层1137。该抗蚀剂掩模在使用后视情况去除。接着，给予ρ型导电性的杂质元素添加到半导体层1137以便形成源区或漏区。通 过用作掩模的栅电极1141，一对高浓度杂质区1835采用自对准方式在半导体层1137中形 成，并且沟道形成区1831在该对高浓度杂质区1835之间形成。注意抗蚀剂掩模形成以便不添加杂质元素到半导体层1217。该抗蚀剂掩模在使用后视情况去除。接着，侧壁绝缘层1222、侧壁绝缘层1142和侧壁绝缘层1112分别在栅电极1221 的侧边上、在栅电极1141的侧边上并且在第一电极1111的侧边上形成。描述用于制造侧壁绝缘层1222、侧壁绝缘层1142和侧壁绝缘层1112的方法的示 例。绝缘层形成以覆盖栅极绝缘层1510、栅电极1221、栅电极1141和第一电极1111。绝缘 层使用无机绝缘材料或有机绝缘材料的单层膜或堆叠层膜通过例如等离子CVD或溅射形 成。接着，绝缘层通过主要在垂直方向上的各向异性蚀刻选择性蚀刻，由此在栅电极1221、 栅电极1141和第一电极1111的侧边上形成绝缘层(侧壁绝缘层1222、侧壁绝缘层1142和 侧壁绝缘层1112)。注意部分栅极绝缘层1510可以与侧壁绝缘层1222、侧壁绝缘层1142 和侧壁绝缘层1112的形成同时蚀刻。图9A图示其中栅极绝缘层1510蚀刻以便与侧壁绝 缘层1222、侧壁绝缘层1142和侧壁绝缘层1112的侧面对准的示例。栅极绝缘层1510保留 在栅电极1221和侧壁绝缘层1222下面，在栅电极1141和侧壁绝缘层1142下面和在第一 电极1111和侧壁绝缘层1112下面。接着，给予η型导电性的杂质元素添加到半导体层1217。这里，杂质元素添加到 半导体层1217以便形成源区或漏区。通过用作掩模的栅电极1221和侧壁绝缘层1222，一 对高浓度杂质区1915和一对低浓度杂质区1913采用自对准方式在半导体层1217中形成。 该对低浓度杂质区1913在与侧壁绝缘层1222大致上重叠的区域中形成，其中栅极绝缘层 1510插入其之间。注意抗蚀剂掩模形成以便不添加杂质元素到半导体层1137。该抗蚀剂 掩模在使用后视情况去除。在该实施例中，η沟道晶体管在另一个电路部分1200中制造并且ρ沟道晶体管在 存储部分1100中制造；然而，本发明不限于该示例。此外，尽管在图9Α至9D中为了方便每 个电路部分包括一个晶体管，晶体管的数量不限于一。此外，尽管图9Α至9D图示其中低浓 度杂质区1913提供在半导体层1217中的示例，低浓度杂质区也可使用侧壁绝缘层在半导 体层1137中形成。绝缘层形成以覆盖栅电极1221、栅电极1141和第一电极1111，以及在相应电极的 侧边上形成的侧壁绝缘层1222、侧壁绝缘层1142和侧壁绝缘层1112。在该实施例中，作为 绝缘层，绝缘层1512和绝缘层1516采用该顺序堆叠。通过上文的步骤获得的半导体器件的剖视图对应于图9Α。形成到达第一电极1111的第一开口 1830。例如，抗蚀剂掩模在绝缘层1516上形 成并且绝缘层1516和绝缘层1512选择性蚀刻，使得到达第一电极1111的第一开口 1830 形成。第一开口 1830具有例如大约Ιμπι至6μπι的直径。该抗蚀剂掩模在使用后视情况 去除。通过上文的步骤获得的半导体器件的剖视图对应于图9Β。形成接触第一电极1111的电阻材料层1113以覆盖第一开口 1830。通过上文的步 骤获得的半导体器件的剖视图对应于图9C。形成第二开口以到达在半导体层1217中形成的高浓度杂质区1915、栅电极1221、 在半导体层1137中形成的高浓度杂质区1835和栅电极1141。例如，抗蚀剂掩模在绝缘层 1516上形成并且绝缘层1516和绝缘层1512选择性蚀刻，使得第二开口形成。该抗蚀剂掩 模在使用后视情况去除。通过上文的步骤获得的半导体器件的剖视图对应于图9D。
该对导电层1223、导电层1225、该对导电层1143和导电层1145在第二开口中形 成。该对导电层1223电连接到高浓度杂质区1915，并且该对导电层1143电连接到高浓度 杂质区1835。该对导电层1223和该对导电层1143充当源电极或漏电极。导电层1225充 当栅电极1221的引线，并且导电层1145充当栅电极1141的引线。充当反熔丝的另一个电极的第二电极1115在电阻材料层1113上形成，并且第三 电极1117形成以电连接到第一电极1111。通过上文的步骤获得的半导体器件的剖视图对应于图10A。在该实施例中，存储元 件1110和P沟道晶体管1130在存储部分1100中制造，并且η沟道晶体管1210在另一个 电路部分1200中制造。绝缘层在提供有导电层1223、第二电极1115等的绝缘层1516上形成。该绝缘层 优选地通过视情况结合无机绝缘层和有机绝缘层形成。为了增加具有无线通信功能的半导 体器件的可靠性，优选形成无机绝缘层。在天线在稍后的步骤中通过印刷方法(例如，丝网 印刷或液滴排出)形成的情况下，绝缘层优选具有平坦性并且优选形成有机绝缘层。在该 实施例中，例如形成具有平坦性的绝缘层1522。绝缘层1522还可以充当层间绝缘层用于将 天线与例如晶体管或存储元件等元件电绝缘。通过上文的步骤获得的半导体器件的剖视图对应于图10Β。接着，天线1801在绝缘层1522上形成。这里，例如内建天线1801提供在半导体 器件中。对于天线1801的形状没有特别的限制，例如可以形成线形天线(回路天线、偶极 天线、螺旋天线或类似的)或平面天线(贴片天线或类似的)。例如，天线1801可以采用下列方式形成铝、银或类似物的金属层通过溅射形成 并且然后选择性蚀刻到期望的形状。天线1801还可以通过丝网印刷、液滴排出或类似方法 形成。接着，绝缘层在提供有天线1801的绝缘层1522上形成。该绝缘层优选地通过视 情况结合无机绝缘层和有机绝缘层形成。例如，绝缘层1523用无机绝缘材料形成，并且具 有平坦表面的绝缘层1524用有机绝缘材料形成。通过上文的步骤获得的半导体器件的剖视图对应于图10C。在分离层1504的界面处(在分离层1504和支撑衬底1500之间的界面或在分离 层1504和绝缘层1508之间的界面处)或在分离层1504中执行分离。通过沿分离层1504 分离，分离层1504上的元件层从支撑衬底1500分离。从支撑衬底1500分离的元件层用柔 性衬底(薄片)或类似物密封，由此获得具有无线通信功能的半导体器件(RFID标签)。因为数据在存储部分中通过多个传输方法处理，该实施例的半导体器件消耗更少 功率。因此，采用电磁耦合法或电磁感应法的天线可以在尺寸上减小，引起RFID标签的尺 寸、重量和成本的减小。注意在该实施例中示出的结构可以视情况与在本说明书中的其他实施例的任意 结构结合。(实施例6)在该实施例中，本发明的一个实施例的半导体器件(RFID标签)的应用示例将参 照图8Α至8G描述。这里，图8Α至8G是图示半导体器件的应用示例的示意图。半导体器件(RFID标签)的应用范围是宽阔的。半导体器件(RFID标签)可以用于安装在例如票据、硬币、有价证券、不记名债券、证书(例如，驾驶执照或居民卡，参见图 8A)、用于包装物体的容器(例如，包装纸或瓶子，参见图8C)、记录介质(例如，DVD或录像 带，参见图8B)、车辆(例如，自行车，参见图8D)、个人物品(例如，包或眼镜)、食物、植物、 动物、人体、衣服、商品或电子装置(例如，液晶显示器、EL显示器、电视机或移动电话)、物 体的货运标签(参见图8E和8F)或交通卡、通行证或各种票(参见图8G)上。半导体器件600通过附着到物体的表面、安装到物体上或嵌入物体中而固定到产 品(物体自身或附着到该产品的物体)。例如，半导体器件通过嵌入书的纸中或包装的有机 树脂中而固定到产品。因为半导体器件600在尺寸、厚度和重量上减小，产品的设计不被损 坏，即使在半导体器件固定到产品后也如此。另外，当半导体器件600安装在票据、硬币、有 价证券、不记名债券、证书或类似物上时，可以获得验证功能，并且伪造可以通过利用该验 证功能而防止。此外，当半导体器件600附着到用于包装物体的容器、记录介质、个人物品、 食物、衣服、商品、电子装置或类似物时，例如检查系统等的系统可以高效执行。此外，半导 体器件600可以使用例如薄膜晶体管等元件在像树脂衬底的柔性衬底上低成本地制造；从 而，它可以顺利地用于例如通行证或多种票等仅使用一次或小次数的一次性物品。此外，当 半导体器件600附着到车辆时，车辆可以具有更高的安全性以防备偷窃或类似的。该实施例的半导体器件(RFID标签)消耗更少的功率并且具有增加的通信距离。 因此，因为通信距离具有高度灵活性，半导体器件可以方便地用于各种应用。另外，因为天 线尺寸的减小由于半导体器件的功率消耗的减小可以实现，半导体器件可以进一步在尺寸 上减小，使得可以获得具有提高的便利性和设计质量的半导体器件。注意在该实施例中示出的结构可以视情况与在本说明书中的其他实施例的任意 结构结合。该申请基于在2009年10月6日像日本专利局提交的日本专利申请序列号 2009-232085，其的全部内容通过引用结合于此。
权利要求
1.一种半导体器件，其包括 电路部分；解调信号从所述电路部分输入到其中的逻辑部分；以及 通过多个信号线连接到所述逻辑部分的存储部分， 其中所述多个信号线包括读信号线和至少一个写信号线，以及 其中所述读信号线的数量大于所述写信号线的数量。
2.如权利要求1所述的半导体器件，其中所述解调信号用第一时钟频率在所述逻辑部分中解码，其中存储在所述存储部分中的数据用第二时钟频率通过所述读信号线读出，以及其中所述第二时钟频率低于所述第一时钟频率。
3.如权利要求1所述的半导体器件，其中所述读信号线的数量是n，其中η是等于或大于2的整数， 其中所述半导体器件具有α bps的传送率，其中所述解调信号用第一时钟频率Ka Hz在所述逻辑部分中解码，其中K是等于或大 于1的整数，以及其中存储在所述存储部分中的数据用第二时钟频率La /n Hz通过所述读信号线读出， 其中L是满足L/n<K的整数。
4.如权利要求1所述的半导体器件，其中所述读信号线的数量是n，其中η是等于或大于2的整数， 其中所述半导体器件具有a bps的传送率，其中所述解调信号用第一时钟频率Ka Hz在所述逻辑部分中解码，其中K是等于或大 于1的整数，以及其中在所述存储部分中的存储单元的状态信息用第二时钟频率La/n Hz通过所述读 信号线读出，其中L是满足L/n < K的整数。
5.如权利要求1所述的半导体器件，其中所述解调信号用第一时钟频率在所述逻辑部分中解码， 其中存储在所述存储部分中的数据用第二时钟频率通过所述读信号线读出， 其中数据用第三时钟频率通过所述写信号线从所述逻辑部分写入所述存储部分，以及 其中所述第二时钟频率低于所述第一时钟频率。
6.如权利要求1所述的半导体器件，其中所述半导体器件具有a bps的传送率，以及其中从所述存储部分读出的数据在所述逻辑部分中转换并且用第一时钟频率K a Hz 串行传送到所述电路部分，其中K是等于或大于1的整数。
7.如权利要求1所述的半导体器件，其中所述存储部分包括一次写入存储元件。
8.如权利要求1所述的半导体器件，其中所述存储部分包括反熔丝。
9.如权利要求1所述的半导体器件，其中所述存储部分包括具有浮栅的存储元件或使 用磁性材料的存储元件。
10.如权利要求1所述的半导体器件，其中所述半导体器件包括RFID标签。
全文摘要
半导体器件包括存储部分、逻辑部分和用于电连接该存储部分与该逻辑部分的多个信号线。在半导体器件和通信装置之间的传送率是α[bps]的情况下，在该逻辑部分中产生的第一时钟频率是Kα[Hz](K是1或更大的整数)，该多个信号线的读信号线的数量是n(n是2或更大的整数)，并且在该逻辑部分中产生的第二时钟频率是Lα/n[Hz](L是满足L/n＜K的任意整数)，存储在存储部分中的数据用该第二时钟频率Lα/n[Hz]通过该n个读信号线读取到逻辑部分。
文档编号G06K17/00GK102034122SQ20101051376
公开日2011年4月27日 申请日期2010年10月8日 优先权日2009年10月6日
发明者加藤清, 小林英智, 热海知昭, 米田诚一, 高桥康之 申请人:株式会社半导体能源研究所