专利名称：具有时脉校正功能的通用串行总线装置及校正其参考时脉的方法
技术领域：
本发明有关一种通用串行总线(universal serial bus，USB)装置，尤指一种具有时脉校正功能的通用串行总线装置以及校正通用串行总线装置的参考时脉的方法。
背景技术：
通用串行总线(universal serial bus, USB)是一种连接外围装置的技术规范， 通用串行总线是在1994年开始发展的，最初是由七家公司所组成的团体所倡导发起，包含康柏计算机(Dell)、IBM、英特尔、微软、迪吉多(NEC)以及北方电信(Nortel) 0 一般来说，通用串行总线会支持以下四种数据信号速率(1)由USB 1.0规范所定义的一低速模式 (low-speed mode)，其具有1. 5Mbits/s的数据信号速率；(2)由USB1. 1规范所定义的一全速模式(full-speed mode)，其具有12Mbis/s的数据信号速率；(3)由USB 2. 0规范所定义的一高速模式(high-speed mode)，其具有480Mbits/s的数据信号速率；以及由USB 3. 0规范所定义的超高速模式(super-speed mode)，其具有5. 0Gbits/s的数据信号速率。目前，采用传统的嵌入式振荡器(embedded oscillator, EM0SC)只能够让通用串行总线装置正常操作在高速模式(具有480Mbits/s的数据信号速率)以及全速模式(具有12Mbis/s的数据信号速率)下，然而，随着嵌入式振荡器的工艺改变、操作电压的变化及 /或操作温度的变化，通常会导致嵌入式振荡器的时脉频率的时脉偏移(clock drift)。在初始阶段中，由于无法得知嵌入式振荡器的操作电压以及操作温度，常会造成嵌入式振荡器的时脉频率的时脉偏移过大。此外，跟USB 2.0规范的全速模式以及高速模式相较之下， USB 3.0规范的超高速模式的时脉偏移容忍度(clock drift tolerance)相对较小，举例而言，USB 3. 0规范的超高速模式的时脉偏移容忍度是5. (Xibits/s士300ppm，而USB 2. 0规范的高速模式的时脉偏移容忍度则为480Mbits/s士500ppm，而USB 2. 0规范的全速模式的时脉偏移容忍度则为12.00Mbits/s士2500ppm。因此，在USB 3. 0规范的超高速模式下，若是采用传统的嵌入式振荡器来校正通用串行总线装置的参考时脉，假使该参考时脉在初始阶段的操作频率不正确或者不稳定，极有可能会造成USB3. 0模式的异常操作。因此，如何在不同的传输模式下(像是全速模式full-speed mode、高速模式 high-speed mode以及超高速模式super-speed mode)，来精确地并稳定地校正通用串行总线装的参考时脉，亦是此一领域的重要课题之一。
发明内容
本发明的目的一在于提供一种具有时脉校正功能的通用串行总线装置以及校正通用串行总线装置的参考时脉的方法，以在不同的传输模式下来精确地并稳定地校正通用串行总线装的参考时脉。根据本发明一方面提供一种具有时脉校正功能的通用串行总线装置。通用串行总线装置包含一第一控制器、一第二控制器、一校正电路、一选取单元以及一嵌入式振荡器(embedded oscillator, EMOSC)。第一控制器用以依据一第一参考时脉来产生一第一操作时脉，而第二控制器用以依据一第二参考时脉来产生一第二操作时脉。校正电路包含有一第一校正单元以及一第二校正单元，其中第一校正单元耦接于该第一控制器，用以依据该第一操作时脉来产生一第一控制信号；而第二校正单元则耦接于该第二控制器，用以依据该第二操作时脉来产生一第二控制信号。选取单元耦接于该第一校正单元以及该第二校正单元，用以自该第一控制信号以及该第二控制信号之中选取一目标控制信号。嵌入式振荡器耦接于该选取单元、该第一控制器以及该第二控制器，用以依据该目标控制信号来输出该第一参考时脉至该第一控制器或者输出该第二参考时脉至该第二控制器。其中，在一第一阶段内，通过该第一校正单元来执行一第一校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第一参考时脉至该第一控制器；在一第二阶段内，通过该第二校正单元来执行一第二校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第二参考时脉至该第二控制器。于一实施例中，在初始阶段内，执行通用串行总线2. 0的初始校正于通用串行总线装置上，以控制通用串行总线装置的嵌入式振荡器输出符合通用串行总线2. 0规范、3. 0 规范的参考时脉。于另一实施例中，在通用串行总线3.0规范所定义的超高速模式下，执行通用串行总线3.0的线上校正于通用串行总线装置上，以控制嵌入式振荡器校正一第二参考时脉。于又一实施例中，执行一量产校正于该通用串行总线装置上，以维持通用串行总线装置的参考时脉在一预定频率范围内。于一范例实施例中，在该初始阶段内，可采用一帧起始(start of frame, S0F)封包来校正通用串行总线装置的该第一参考时脉。于另一范例实施例中，在在通用串行总线3.0规范的超高速模式下，可采用一同步时戳(isochronous timestamp, ITP)封包来校正通用串行总线装置的该第二参考时脉。根据本发明另一方面提供一种校正通用串行总线装置的参考时脉的方法。该方法包含有以下步骤使用一第一控制器以依据一第一参考时脉来产生一第一操作时脉；使用一第二控制器以依据一第二参考时脉来产生一第二操作时脉；依据该第一操作时脉来产生一第一控制信号；依据该第二操作时脉来产生一第二控制信号；自该第一控制信号以及该第二控制信号之中选取一目标控制信号；使用一嵌入式振荡器以依据该目标控制信号来输出该第一参考时脉至该第一控制器或者输出该第二参考时脉至该第二控制器；在一第一阶段内，执行一第一校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第一参考时脉至该第一控制器；以及在一第二阶段内，执行一第二校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第二参考时脉至该第二控制器。本发明的有益技术效果是由于结合了 USB 2. 0的初始校正以及USB 3. 0的线上校正，本发明所设计的嵌入式振荡器可应用在USB 3. 0传输模式下；可采用USB3. 0规范所定义的周期性封包来实现USB 3. 0的线上校正，以克服因为操作电压变化及/或操作温度变化所造成的时脉偏移，从而可避免位错误的发生；在不需要增加额外的模拟电路来补偿因为操作电压变化及/或操作温度变化所造成的时脉偏移的情况下，可直接将本发明的嵌入式振荡器应用在USB 3. 0规范的超高速模式下，从而不但可以大幅降低功耗的需求，还可以减少通用串行总线装置的校正电路的晶片成本，以在不同的工艺之间通过简单的置换来完成通用串行总线装置的校正电路。
图1为现有的通用串行总线装置的方块图。图2为本发明具有时脉校正功能的通用串行总线装置的第一实施例的方块图。图3为本发明具有时脉校正功能的通用串行总线装置的第二实施例的方块图。图4为本发明校正一通用串行总线装置的参考时脉的方法的一操作范例的流程图。图5为本发明校正一通用串行总线装置的参考时脉的方法的另一操作范例的流程图。图6为说明USB 2. 0的初始校正以及USB 3. 0的线上校正的详细步骤的流程图。
具体实施例方式在说明书及后续的权利要求书当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同样的元件。本说明书及后续的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包含”是一开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其它装置或连接手段间接地电气连接至该第二装置。请参考图1，图1为现有的通用串行总线装置100的方块图。如图1所示，通用串行总线装置100包含有一校正电路110、一嵌入式振荡器(embedded oscillator, EMOSC) 120 以及一 USB2. 0控制器130。校正电路110耦接于嵌入式振荡器120以及USB2. 0控制器 130，用以依据一操作时脉USB_CLK来产生一控制信号CAL_CTRL。而嵌入式振荡器120耦接于校正电路110以及USB2.0控制器130之间，用以依据控制信号CAL_CTRL来校正一参考时脉U2_REF_CLK并将其输出至通用串行总线装置100的USB2. 0控制器130。之后， USB2. 0控制器130会依据参考时脉U2_REF_CLK来产生操作时脉USB_CLK。请注意，传统的嵌入式振荡器120只能应用在USB2. 0的传输模式下，像是高速模式(high-speed mode，具有480Mbits/s的传输速率)或者全速模式(full-speed mode，具有12Mbits/s的传输速率)，这是因为USB2. 0所规范的高速模式或全速模式等传输模式具有较大的时脉偏移容忍度(clock drift tolerance)。此外，如下列的表格Table 1_1所示，当通用串行总线装置100操作在USB2. 0规范的高速模式下时，只有在11. 7MHZ-12. 3MHz的频率范围内才能够正确地被识别，因此，当操作在USB2.0规范的高速模式下时，在11.7MHZ-12. 3MHz的频率范围内可利用校正电路 110来轻易地校正嵌入式振荡器120的参考时脉U2_REF_CLK。
权利要求
1.一种具有时脉校正功能的通用串行总线装置，其特征在于包含有 一第一控制器，用以依据一第一参考时脉来产生一第一操作时脉； 一第二控制器，用以依据一第二参考时脉来产生一第二操作时脉； 一校正电路，包含有一第一校正单元，耦接于该第一控制器，用以依据该第一操作时脉来产生一第一控制信号；以及一第二校正单元，耦接于该第二控制器，用以依据该第二操作时脉来产生一第二控制信号；一选取单元，耦接于该第一校正单元以及该第二校正单元，用以自该第一控制信号以及该第二控制信号之中选取一目标控制信号；以及一嵌入式振荡器，耦接于该选取单元、该第一控制器以及该第二控制器，用以依据该目标控制信号来输出该第一参考时脉至该第一控制器或者输出该第二参考时脉至该第二控制器；其中，在一第一阶段内，通过该第一校正单元来执行一第一校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第一参考时脉至该第一控制器；以及其中，在一第二阶段内，通过该第二校正单元来执行一第二校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第二参考时脉至该第二控制器。
2.根据权利要求1所述的通用串行总线装置，其特征在于，该第一控制器是一通用串行总线2. 0控制器，而该第二控制器是一通用串行总线3. 0控制器；以及当该通用串行总线装置操作在通用串行总线2. 0模式下时，会采用该第一操作时脉，而当该通用串行总线装置操作在通用串行总线3. 0模式下时，会采用该第二操作时脉。
3.根据权利要求1所述的通用串行总线装置，其特征在于，该第一阶段是一初始阶段， 而该第一校正是一通用串行总线2. 0初始校正；以及该第二阶段是一线上阶段，而该第二校正是一通用串行总线3. 0线上校正。
4.根据权利要求1所述的通用串行总线装置，其特征在于，在该第一阶段内，通过该第一控制器以自一通用串行总线主机传送一周期性封包至该第一校正单元来校正该第一参考时脉。
5.根据权利要求4所述的通用串行总线装置，其特征在于，该周期性封包是一帧起始封包。
6.根据权利要求1所述的通用串行总线装置，其特征在于，在该第二阶段内，通过该第二控制器以自一通用串行总线主机传送一周期性封包至该第二校正单元来校正该第二参考时脉。
7.根据权利要求6所述的通用串行总线装置，其特征在于，该周期性封包是一同步时戳封包。
8.根据权利要求1所述的通用串行总线装置，其特征在于，该校正电路另包含 一第三校正单元，耦接于该选取单元，用以产生一第三控制信号；其中，该选取单元另用以自该第一控制信号、该第二控制信号及该第三控制信号之中选取该目标控制信号；以及其中，在一第三阶段内，通过该第三校正单元来执行一第三校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第一参考时脉至该第一控制器、并维持该第一参考时脉在一预定频率范围内。
9.根据权利要求8所述的通用串行总线装置，其特征在于，该第三阶段是一量产阶段， 而该第三校正是一量产校正。
10.根据权利要求1所述的通用串行总线装置，其特征在于，该选取单元是一多路复用
11.一种校正一通用串行总线装置的参考时脉的方法，其特征在于包含有 使用一第一控制器以依据一第一参考时脉来产生一第一操作时脉；使用一第二控制器以依据一第二参考时脉来产生一第二操作时脉； 依据该第一操作时脉来产生一第一控制信号； 依据该第二操作时脉来产生一第二控制信号； 自该第一控制信号以及该第二控制信号之中选取一目标控制信号； 使用一嵌入式振荡器以依据该目标控制信号来输出该第一参考时脉至该第一控制器或者输出该第二参考时脉至该第二控制器；在一第一阶段内，执行一第一校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第一参考时脉至该第一控制器；以及在一第二阶段内，执行一第二校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第二参考时脉至该第二控制器。
12.根据权利要求11所述的方法，其特征在于，该第一控制器是一通用串行总线2.0控制器，而该第二控制器是一通用串行总线3. 0控制器；以及当该通用串行总线装置操作在通用串行总线2. 0模式下时，会采用该第一操作时脉，而当该通用串行总线装置操作在通用串行总线3.0模式下时，会采用该第二操作时脉。
13.根据权利要求11所述的方法，其特征在于，该第一阶段是一初始阶段，而该第一校正是一通用串行总线2. 0初始校正；以及该第二阶段是一线上阶段，而该第二校正是一通用串行总线3.0线上校正。
14.根据权利要求11所述的方法，其特征在于另包含有 在该第一阶段内，利用一周期性封包来校正该第一参考时脉；其中，该周期性封包是由一通用串行总线主机传送至该第一校正单元。
15.根据权利要求14所述的方法，其特征在于，该周期性封包是一帧起始封包。
16.根据权利要求11所述的方法，其特征在于另包含有 在该第二阶段内，利用一周期性封包来校正该第二参考时脉；其中，该周期性封包是由一通用串行总线主机传送至该第二校正单元。
17.根据权利要求16所述的方法，其特征在于，该周期性封包是一同步时戳封包。
18.根据权利要求11所述的方法，其特征在于另包含有 产生一第三控制信号；自该第一控制信号、该第二控制信号及该第三控制信号之中选取该目标控制信号；以及在一第三阶段内，执行一第三校正于该通用串行总线装置上，以控制该嵌入式振荡器输出该第一参考时脉至该第一控制器、并维持该第一参考时脉在一预定频率范围内。
19.根据权利要求18所述的方法，其特征在于，该第三阶段是一量产阶段，而该第三校正是一量产校正。
全文摘要
本发明提供一种具有时脉校正功能的通用串行总线装置及校正其参考时脉的方法。在初始阶段内，执行通用串行总线2.0的初始校正于通用串行总线装置上，以控制通用串行总线装置的一嵌入式振荡器输出符合通用串行总线2.0规范、3.0规范的第一参考时脉。之后，在通用串行总线3.0规范所定义的超高速模式下，执行通用串行总线3，0的线上校正于通用串行总线装置上，以控制嵌入式振荡器校正一第二参考时脉。
文档编号G06F13/40GK102446152SQ201110071679
公开日2012年5月9日 申请日期2011年3月17日 优先权日2010年10月4日
发明者杨逸乐, 罗宇诚, 陈俊良 申请人:智微科技股份有限公司