专利名称：Fpga芯片加电启动容错装置的制作方法
技术领域：
本发明属于空间遥感容错设计领域，涉及一种遥感相机的CCD成像系统，特别涉及一种CXD成像信号处理芯片FPGA芯片加电启动容错装置。
背景技术：
现场可编程门阵列(Field Programmable Gate Array，以下称FPGA)以其高度的灵活性以及丰富的I/O资源与内嵌模块等优势，不仅在民用领域发展迅速，在航天领域应用也越来越广泛。FPGA的生产工艺主要有SRAM结构、反熔丝结构以及Flash结构，目前大部分FPGA产品都是基于SRAM工艺来实现的，由于掉电后SRAM会失去所有配置，因此基于 SRAM的FPGA必须配备一个存储芯片(如PROM等)，用以存放FPGA的编程数据，每次加电都需要重新从配置芯片中读取数据。这种方式引入了不稳定的因素，程序数据的加载过程容易受到外界干扰而导致芯片启动失败。在民用领域，偶尔的启动失败可以通过人工重新加电即可解决。然而在航天应用领域，对可靠性上要求非常苛刻，尤其是常常作为主处理器的FPGA器件，对类似的加电启动失败绝对不能容许。以Xilinx公司的)(C1800系列PROM在主串模式下的配置原理为例说明FPGA的加电启动过程。电路原理如图1所示，首先在加电状态下，PC机通过JTAG 口向配置链上的 PROM注入程序数据，以待再次加电时，FPGA能够主动发起配置过程，读取PROM中的程序数据并完成加电启动。FPGA加电后的主动配置过程，如图2所示，可分为三个步骤1.FPGA监测到VCC电压达到一定数值后，PR0G_B信号自动进行配置初始化，之后由INIT信号(低电平有效)清空FPGA配置内存；2. FPGA通过CCLK引脚发送时钟给PR0M，该配置时钟驱动PROM的地址计数器并读出数据，送到FPGA的DIN引脚；3. FPGA在读取数据的同时，对接收到的数据进行CRC校验，数据加载完成后，若校验正确，则由FPGA启动进程加载逻辑；若校验错误，则将INIT信号拉低报错。其中第一步和第三步是由FPGA厂商固化在芯片中的程序决定的，用户无法干预该过程，只能检测第二步中配置时钟与读取数据的情况。在启动失败的情况下，没有任何复位信号来重新发起启动配置过程，INIT信号报错只会一直为低电平，即FPGA不具备自行重启动功能，只能依靠外部重新加电。FPGA加电启动失败时各相关引脚信号状态的示波器抓图如图3所示。代表启动完成状态的Done信号一直为低电平，配置时钟CCLK信号一直有效，DO串行数据位后半段出现异常的拉高现象，持续约800ms后拉低；PROG信号一直为高。在这种状态下，芯片不能自检并发起重新启动过程。在航空航天领域，对可靠性要求极高，FPGA的加电启动结果将直接关系到任务的成败，且不允许在加电配置失败的情况下任意重复加电。若FPGA不能保证零失败加电启
3动，则必须增加加电启动过程的监控功能，一旦加电启动失败，立即自动重新加载配置程序，在无人干预的情况下将潜在的风险消除。
发明内容
本发明要解决的技术问题是提供一种能够使FPGA在不断电状态下进行重新启动的FPGA芯片加电启动容错装置。为了解决上述技术问题，本发明的FPGA芯片加电启动容错装置可以采用下述两种技术方案。技术方案一FPGA芯片的Done引脚和PROG引脚与可编程逻辑器件内部定时器连接，若Done信号为低电平，则定时器按设定的时间间隔发出低电平脉冲给FPGA芯片的PROG引脚，使FPGA 芯片重新启动；若监测到Done信号为高电平，则定时器停止计时，将PROG信号置为高电平。所述可编程逻辑器件采用反熔丝芯片。技术方案二FPGA芯片的I/O 口和I3ROG引脚分别与看门狗芯片的WDI和RESET引脚连接，看门狗芯片的手动复位引脚与WDO引脚相连；FPGA芯片加电启动成功后，该I/O引脚输出周期信号，作为喂狗信号提供给看门狗芯片的WDI引脚，RESET端保持高电平；当FPGA芯片启动失败时，看门狗芯片的RESET引脚每隔1. 6s发出重启动信号提供给FPGA芯片的PROG引脚，直到FPGA芯片重启动成功。本发明采用被动式FPGA芯片加电启动容错方法，所谓被动，是针对FPGA芯片的加电主动配置而言。本发明利用可编程逻辑器件或看门狗芯片对FPGA芯片的启动完成标志状态(Done信号或FPGA周期信号)进行监控，当FPGA芯片加电启动失败时，在不断电的情况下重新发起读取程序的启动过程，直到启动成功，在无人干预的情况下将潜在的风险消除，提高了遥感相机CXD成像系统的可靠性。
下面结合附图和具体实施方式
对本发明作进一步详细说明。图1为Xilinx公司的)(C1800系列I3ROM与FPGA主串配置模式原理图。图2为FPGA加电启动信号时序图。图3为FPGA加电启动失败时序的示波器采图。图4为本发明的FPGA芯片加电启动容错装置技术方案一的结构示意图。图5为本发明的FPGA芯片加电启动容错装置技术方案二的结构示意图。图6FPGA芯片重启动试验时序图。
具体实施例方式本发明提出两种实施方案。第一种方案利用加电启动可靠性高的可编程逻辑器件来监控FPGA芯片的启动配置过程。这种器件在上电后无需外部存储器，直接就可以工作。反熔丝芯片就是最好的选择，这种芯片在一次烧写程序时芯片内部逻辑结构全部固化，上电后不需要程序配置过程而直接工作。从可靠性角度出发，反熔丝芯片的抗辐射、耐高低温方面都表现出很高的可靠性。如图4所示，本发明选用Actel公司生产的宇航级反熔丝芯片A1280A，来监控FPGA 芯片的Done引脚。Actel芯片内部设计一个定时器，计时周期为1.6s。FPGA芯片的Done 引入到定时器，若Done信号为低电平，则定时器每隔1. 6s发出一个脉宽大于100ns的低电平脉冲给FPGA芯片的PROG引脚，使FPGA芯片重新启动；只要定时器监测到Done信号为高电平(说明FPGA芯片启动成功)，则定时器停止计时，PROG信号置为高电平，使FPGA芯片维持在工作状态。一片反熔丝芯片可监控多片FPGA芯片的加电启动，只要反熔丝芯片与被监控FPGA芯片同时加电即可。另一个方案是FPGA芯片加电启动成功后便开始运行程序，若令程序从I/O 口输出一个周期性时钟信号，则可以利用外部看门狗芯片来实现FPGA芯片的启动状态监控。以看门狗芯片MAX706为例，将MR引脚与WDO相连，使其工作在自动监控复位状态。如图5所示，FPGA芯片加电启动成功后，该I/O引脚输出一定频率的周期信号(频率大于1Hz，小于 IOMHz)，作为MAX706芯片的喂狗信号提供给WDI引脚，RESET端将保持高电平，不影响FPGA 芯片工作；当FPGA芯片启动失败时，由于程序没有运行，看门狗芯片没有及时获得喂狗信号，使RESET引脚每隔1. 6s发出重启动信号提供给FPGA芯片的PROG引脚，直到FPGA芯片重启动成功。一般而言，FPGA芯片加电启动过程(从上电瞬间到读完PROM配置程序数据)耗时小于Is。同时加电后，反熔丝芯片等待一段时间(图6所示间隔为3. 2s)后检测Done引脚状态，若为低电平则发出一个低电平重启动脉冲，之后等待此次启动结果；若为高电平则不动作。需要注意的是，加电启动的容错设计是辅助性的，不能影响FPGA芯片自身的加电启动过程，即只有当FPGA芯片首次加电启动失败时，该容错设计才会起作用。
权利要求
1.一种FPGA芯片加电启动容错装置，其特征在于FPGA芯片的Done引脚和PROG引脚与可编程逻辑器件内部定时器连接，若Done信号为低电平，则定时器按设定的时间间隔发出低电平脉冲给FPGA芯片的PROG引脚，使FPGA芯片重新启动；若监测到Done信号为高电平，则定时器停止计时，将PROG信号置为高电平。
2.—种FPGA芯片加电启动容错装置，其特征在于FPGA芯片的I/O 口和PROG引脚分别与看门狗芯片的WDI和RESET引脚连接，看门狗芯片的手动复位引脚与WDO引脚相连；FPGA 芯片加电启动成功后，该I/O引脚输出周期信号，作为喂狗信号提供给看门狗芯片的WDI引脚，RESET端保持高电平；当FPGA芯片启动失败时，看门狗芯片的RESET引脚每隔1. 6s发出重启动信号提供给FPGA芯片的PROG引脚，直到FPGA芯片重启动成功。
全文摘要
本发明涉及一种FPGA芯片加电启动容错装置，该装置FPGA芯片的Done引脚和PROG引脚与可编程逻辑器件内部定时器连接，若Done信号为低电平，则定时器按设定的时间间隔发出低电平脉冲给FPGA的PROG引脚，使FPGA重新启动；若监测到Done信号为高电平，则定时器停止计时，将PROG信号置为高电平。本发明利用可编程逻辑器件或看门狗芯片对FPGA芯片的启动完成标志状态进行监控，当FPGA芯片加电启动失败时，在不断电的情况下重新发起读取程序的启动过程，直到启动成功，在无人干预的情况下将潜在的风险消除，提高了遥感相机CCD成像系统的可靠性。
文档编号G06F11/07GK102253864SQ20111015795
公开日2011年11月23日 申请日期2011年6月14日 优先权日2011年6月14日
发明者吕增明, 张宇, 李国宁, 王文华, 金龙旭 申请人:中国科学院长春光学精密机械与物理研究所