专利名称：数字数据处理系统的制作方法
技术领域：
本发明涉及数字数据处理系统。
背景技术：
统一建模语言(UML)能够用于描述系统。UML的通常用途是提供将在软件中实现的系统的描述。传统上，分析员将研究建议在软件中实现的系统，并且产生系统的UML描述。程序员接着从分析员提供的UML描述开始工作以产生实现系统的软件而且遵循将执行软件的计算硬件的具体架构的限制。这种限制的一些示例是计算硬件中的存储器的量和计算硬件中的处理器的数量和处理速度。UML提供广泛的方法来描述系统。一种这种方法是使用活动图。活动图就活动以及活动之间的控制流描述系统。控制流用一组原语(primitive)表示，下面将参照图1到图6描述这些原语。图1示出称为分支节点的活动图原语。在此分支节点10描述活动12、14和16之间的关系。分支节点10指示当活动12完成时活动14和16并发地开始。图2示出称为连接节点的活动图原语。在此，连接节点18描述活动20、22和M 之间的关系。连接节点18指示当活动20和22完成时，活动M开始。由此，连接节点原语具有同步效果，其中允许活动仅仅在多个其它活动已经完成之后开始。图3示出称为决策节点的活动图原语。在此，决策节点沈描述活动28、30和32 之间的关系。决策节点26指示当活动28完成时，活动30和32中的仅一个开始。活动30 和32中的哪一个开始由与决策节点沈关联的逻辑条件决定。例如，系统的具体参数是否大于或者小于某个预定值。图4示出称为合并节点(merge node)的活动图原语。在此，合并节点34描述活动36、38和40之间的关系。合并节点34指示活动36和38中的任意一个一完成，活动40 就开始。图5示出称为初始节点的活动图原语。初始节点指示系统的开端。在此，初始节点42指示系统开始于活动44的执行。图6示出称为最终节点的活动图原语。最终节点指示系统的末端。在此，最终节点46指示系统在活动48执行之后结束。至此，还没有描述原语连接的活动的性质。这些活动本质上几乎无限分散。通常， 活动就可能能够被其自身的活动图描述而言将是复杂的。本文件将讨论适合于进行无线通信的多处理器系统，并且在该上下文中活动的示例是·执行直接存储器存取(DMA)步骤以便将数据从一个位置移动到另一个位置。·对数字时域信号执行快速傅里叶变换(FFT)。·对两个数字时域信号执行交叉相关。·计算数据序列的循环冗余校验和(CRC)。
发明内容
本发明由所附的权利要求限定，下面对其进行参照。
现在将仅仅通过示例方式参照附图描述本发明的各个实施方式，其中图1是例示分支节点的使用的UML活动图；图2是例示连接节点的使用的UML活动图；图3是例示决策节点的使用的UML活动图；图4是例示合并节点的使用的UML活动图；
图5是例示初始节点的使用的UML活动图；图6是例示最终节点的使用的UML活动图；图7例示与决策节点关联的信号流；图8例示与合并节点关联的信号流；图9例示与分支节点关联的信号流；图10例示与连接节点关联的信号流；图11是UML活动图原语的修改形式的概念图；图12例示用于图11中的修改原语的紧凑标记；图13例示可以如何使用图12中的紧凑标记来表示分支原语；图14例示可以如何使用图12中的紧凑标记来表示连接原语；图15例示在特定条件下图14使用的修改的原语如何可能误动作；图16例示可以如何以避免图15呈现的故障情形的方式一起使用图11中的修改形式的多个原语来表示连接原语；图17例示可以如何使用图12的紧凑标记来表示合并原语；图18例示可以如何使用图12的紧凑标记来表示决策原语；图19例示可以如何使用单个逻辑条件来控制决策原语的超过一个实例；图20示意地例示多处理器计算机；图21示意地例示图20的排序器；图22示意地例示图21的障碍(barrier)计数器部件；图23例示其中一原语能够触发另一原语的活动图；以及图M例示用于产生能够使用图20的排序器执行的软件的工具的操作。
具体实施例方式图7例示与决策节点关联的信号流。附图示出原语的输入50以及其输出52和 M。伴随示出三个曲线图。曲线图56示出在输入50上行进的信号，曲线图58示出在输出 52上行进的信号，曲线图60示出在输出M上行进的信号。全部三个曲线图的时间比例尺由62指示，并且以任意单位指示(相同规定用于图8、9和10的时间比例尺)。如曲线图 56所示，在第二时间间隔期间，事件信号到达输入50。在第三时间间隔期间，通过在其输出 52和M之一上放置事件信号，原语做出响应，这由与原语关联的逻辑条件的状态决定。在此情况下，条件的状态造成将在输出58上发射事件信号，而在输出60上不发送任何东西。
图8例示与合并节点关联的信号流。该图示出原语的输入64和66以及其输出 68。伴随示出三个曲线图。曲线图70示出在输入64上行进的信号，曲线图72示出在输入 66上行进的信号，曲线图74示出在输出68上行进的信号。如曲线图70所示，在第二时间间隔期间，事件信号到达输入64。如曲线图72所示，在第六时间间隔期间，事件信号到达输入66。如曲线图74所示，在第三时间间隔期间，通过在其输出68上放置事件信号，原语对它接收的第一事件信号做出响应。响应于后来到达输入66的事件信号，原语不在其输出 68上发送进一步的事件信号。图9例示与分支节点关联的信号流。该图示出原语的输入76以及其输出78和 80。伴随示出三个曲线图。曲线图82示出在输入76上行进的信号，曲线图84示出在输出 78上行进的信号，曲线图86示出在输出80上行进的信号。如曲线图82所示，在第二时间间隔期间，事件信号到达输入76。在第三时间间隔期间，通过在其输出78和80两者上放置事件信号，原语做出响应。图10例示与连接节点关联的信号流。该图示出原语的输入88和90以及其输出 92。伴随示出三个曲线图。曲线图94示出在输入88上行进的信号，曲线图96示出在输入 90上行进的信号，曲线图98示出在输出92上行进的信号。如曲线图94所示，在第二时间间隔期间，事件信号到达输入88。如曲线图96所示，在第六时间间隔期间，事件信号到达输入90。如曲线图98所示，原语仅仅在其输入88和90均已接收到事件信号之后做出响应， 并且响应是在第七时间间隔期间在其输出92上发射事件信号。对于图7到图10的基于信号的描述共同的特征是在每种情况下UML活动图原语能够由阻挡控制流直至特定数量的事件信号被接收为止的原语实现。如图11所示，因此能够用障碍102表示原语，障碍102在被正确数量的事件信号100(每个来自不同的源) 击中之后破裂，触发一些指令104的执行，这些指令104造成发出一个或者多个事件信号 105(每个指向各自目的地)。图12例示用于图11给出的表示的紧凑格式，其中障碍用块106表示，指令用块 108表示，并且必须击中障碍106的事件信号以触发指令108执行的数量由块110中的数字给出。对于本文件的剩余部分，图12给出的用于表示UML活动图原语的紧凑标记应被称为障碍计数器格式(BCF)，并且指示在指令被执行之前必须击中障碍的事件信号的数量的数字应被称为倒数值。请注意如果倒数值是零并且随后接收到事件信号，则不导致动作。图13到图21演示在UML活动图中可以如何使用BCF。每个UML原语能够被映射到BCF表示。该映射从高级表示前进到针对实现的表示，并且是通常能够用专用软件编译器执行的任务。图13例示可以如何使用BCF部件来实现UML分支原语。原语的通常的UML活动图版本在图的左侧出现，BCF版本在右侧。倒数值被设定为1，使得一旦障碍112接收到一个事件信号，就执行指令114。指令114指定将两个事件信号发射到各自目的地，例如，以允许触发两个并发活动。图14例示可以如何使用BCF来实现连接原语。原语的通常的UML活动图版本在图的左侧出现，BCF版本在右侧。此时，倒数值被设定为2，使得一旦障碍116接收到两个事件信号，就执行指令118。指令118指定将单个事件信号发射到特定目的地。图15例示在特定条件下图12的连接原语的特定BCF版本可能如何误动作。图15示出在BCF原语的一个输入120上接收两个事件信号并且在另一输入122上不接收事件信号的情形。这可能例如在输入120连接到周期地发送事件信号的定时器的情况下发生。在这些情况下，尽管连接原语不应当这样做，但BCF原语IM仍将发射事件信号。BCF原语IM 误动作，因为它不能区分击中障碍的事件信号是否具有公共发源地。图16例示可以如何修改图14和图15所示的连接原语的BCF版本以避免图15表示的误动作情形。在图16中，添加了两个进一步的BCF原语1 和128，每个被夹在BCF原语IM与相应的一个输入120和122之间。BCF原语1 和1 均被给予为1的倒数值，而 BCF原语124的倒数值保留为2。经过该修改，BCF原语124仅仅在其从各输入120和122 接收到事件信号之后发射事件信号，这是连接原语的正确行为。图17例示可以如何使用BCF来实现合并原语。原语的通常的UML版本活动图版本在图的左侧出现，BCF版本在右侧。倒数值被设定为1，使得在障碍132接收到刚好一个事件信号之后就执行指令130，而不管原语的哪个输入承载该信号。图18例示可以如何使用BCF来实现决策原语。原语的通常的UML版本活动图版本在图的左侧出现，BCF版本在右侧。倒数值被设定为1，使得在障碍136接收到刚好一个事件信号之后就执行指令130。指令134指定将单个事件信号发射到特定目的地。指令134 指定将单个事件信号发射到特定目的地，该目的地由指令134中指定的逻辑条件的状态确定。图19用作对可以使用单个逻辑条件来控制决策原语的超过一个实例的提醒。图20示出多处理器计算机138。仅仅示出对说明本发明有用的部件，并且计算机架构设计领域的技术人员将理解，在实践中计算机138将包括比图20所示的更多的部件以及部件间连接。如图所示，计算机138包括中央处理单元(CPU) 140、多个向量信号处理器 142、多个DMA控制器144以及中断控制器146、定时器148、存储器150和排序器152。这些部件都连接到总线154，从而能够彼此通信。此外，中断控制器146还被连接部156连接到 CPU 140，通过连接部156中断控制器146能够向CPU发送中断。计算机138的架构是可扩展的，例如能够改变DMA控制器144的数量、向量信号处理器142的数量、存储器150的大小，并且能够添加附加的定时器。CPU 140运行计算机的操作系统。例如，CPU 140是ARM RISC处理器。VSP 142 是多核的DSP，其核被设计为用具有单指令多数据(SIMD)格式的超长指令字(VLIW)工作。 存储器150存储计算机将处理的指令和数据。DMA控制器144允许例如由VSP142从存储器 150读出指令和数据和向存储器150写入指令和数据，而不对CPU 140增加执行传输处理的负担。中断控制器146负责当诸如用户输入的外部事件需要被处理时经过线路156中断 CPU 140。定时器148周期地发射信号，并且计算机138的其它部件使用来自定时器的信号作为实现操作同步的时基(time base)。中央处理单元(CPU) 140、向量信号处理器142和DMA控制器144全部能够彼此并行地进行处理，因此在此被称为计算机138的处理部件。通过VSP 142的多核性质，并且进一步通过这些核的VLIW和SIMD性能，将该并行扩展到相对高的程度。该相对高的程度的并行意味着计算机138的架构使自身适合于执密集的数字信号处理活动，如在软件中执行计算密集的无线通信调制解调，如3GPP-LTE (第三代合作伙伴计划-长期演进)和CDMA EV-DO(码分多址；演进-数据优化)标准的计算密集的无线通信调制解调。为了扩展并行的程度，计算机138还能够包括通常设计为实现具体信号处理活动的、连接到总线IM的附加处理部件——如维特比加速度计、turbo解码器和RF到基带接口。排序器152在图21更详细地示出。排序器152包括处理核158、排序器指令存储器159、总体指示为160的多个障碍计数器部件(BCE)、以及事件映射块161。各个BCE 160能够经过总体指示为162的各自的路径与处理核158通信。各个 BCE 160能够经过总体指示为164的各自的路径与事件映射器161通信。处理核158和事件映射器161经过各自的路径166和167连接到总线154。处理核158经过路径163从排序器指令存储器159获取其指令。在替代设计中，排序器指令存储器159可以外置于排序器152并且经由总线巧4进行存取。各个BCE 160能够被编程以实现各自的BCF原语。事件映射器161将从处理部件 (例如VSP 142或者DMA控制器144)经过路径167接收的活动结束硬件信号翻译为事件信号，该事件信号被经过总线164传送到BCE 160。事件映射器161经过路径165被处理核 158编程。该翻译确保来自特定处理部件的活动结束信号被转换为被发送到BCE 160中的特定一个BCE 160的事件信号，该特定一个BCE 160实现在UML活动图中跟随受关注的处理部件刚刚完成的活动的BCF原语。各个BCE 160具有相同结构，并且这将通过参照图22所示的示例BCE 168说明。 示例BCE 168的基本部件是计数器170和两个寄存器172和174。寄存器172加载将由示例BCE 168实现的BCF原语的倒数值。寄存器174加载存储器150中的地址，处理核158 能够从该地址取得形成将由BCE 168实现的BCF原语的一部分的指令。每当示例BCE 168 接收到事件信号时，计数器170递减。当计数器170到达0时，寄存器174中包含的地址被加载到处理核158中的寄存器(未示出)。处理核158被设计为通过获取和执行在排序器指令存储器159中的从寄存器174 接收的地址起开始的指令序列，来对该事件反应。这些指令造成处理核158向一个或者多个目的地中的每一个发送相应的信号。被发送的信号的性质取决于目的地的性质。 如果目的地是另一个BCE 160，则信号是用于递减该另一个BCE的计数器的事件信号。在UML活动图级别，由示例BCE 168表示的BCF原语正在向另一 BCF原语(由目的地BCE实现)发出事件信号。·如果目的地是计算机138的一个处理部件，则信号是处理规定指令序列的命令。 在UML活动图级别，由示例BCE 168表示的BCF原语在激发活动的执行(该活动由执行规定指令序列的规定处理部件执行)。这表示略微偏离结合图12给出的BCF的定义，因为根据该定义，BCF原语发出事件信号，而不是命令。然而，必须记得BCF是在活动图中表示原语的另一方式，并且在活动图中，活动的开始由事件信号触发。相反，在计算机138中，活动将由处理部件中的一个执行， 并且相关处理部件必须被发送命令，该命令使该处理部件执行对于进行所关注的活动所需的指令。总结一下，处理核158向(实现UML活动图原语的)BCE 160发送事件信号和向处理部件发送命令(以执行UML活动图活动)。UML活动图原语能够从活动接收事件信号以指示该活动的完成。为此，当分配的活动完成时，计算机138中的处理部件向相关的BCE 160 发送事件信号。大多数处理部件将硬件产生的活动结束信号发送给事件映射器161，事件映
8射器161将该事件信号发送给BCE 160。在排序器152的实际实现中，针对计算机138中的每个处理部件将存在最少两个 BCE 160，最大的总体数量可能直至一千。现在给出在具体上下文中可以如何使用示例BCE 168来实现特定UML活动图原语的5个示例。对于第一示例，考虑示例BCE 168将实现图1所示的分支原语10的情况，并且假定VSP#2在执行活动12，DMA控制器#1将执行活动14并且CPU将执行活动16。分支原语的BCF版本在图13示出。由此，寄存器172中的倒数值被设定为1。当活动12完成时， VSP#2向示例BCE 168发送事件信号并且计数器递减到0，使处理核158执行由寄存器174 中的地址指定的指令序列。该指令序列向DMA控制器#1发送命令信号以开始活动14，并且向中断控制器146发送另一命令信号以请求CPU 140开始活动16。对于第二示例，考虑示例BCE 168将实现图2所示的连接原语18的情况，并且假定适合使用图14所示的BCF连接原语的简单版本。还假定DMA控制器#1在执行活动20， CPU 140在执行活动22并且VSP#2将执行活动24。由此，为了实现连接原语，寄存器172 中存储的值是2。假定在CPU 140完成活动22之前DMA控制器#1完成活动20。在此情形下，DMA控制器#1向示例BCE 168发送事件信号，使计数器170递减到1。假定在一些时间以后，CPU 140完成活动22，并且向示例BCE 168发送事件信号。这使计数器递减到0，并且使处理核158执行由寄存器174中的地址指定的指令序列。该指令序列向VSP#2发送命令信号以开始活动M。对于第三示例，考虑示例BCE 168将实现图3所示的决策原语沈的情况，并且假定VSP#2在执行活动观，DMA控制器#1将执行活动30，并且DMA控制器#2将执行活动32。 决策原语的BCF版本在图18示出。由此，为了实现决策原语，寄存器172中存储的值是1 并且寄存器174中存储的地址是存储器150中的位置，在该位置处理核158能够找到指令序列的开始，其使与决策原语关联的逻辑条件被评估并且命令信号发送到或者DMA控制器 #1以开始活动30或者DMA控制器#2以开始活动32，哪个正确取决于逻辑条件的状态。当 VSP#2完成活动观时，其向示例BCE 168发送事件信号，使计数器170递减到0。这触发处理核158执行由寄存器174中的地址指定的指令序列，其取决于关联的逻辑条件的状态而在活动30或者32的开始而结束。对于第四示例，考虑示例BCE 168将实现图4所示的合并原语34的情况，并且假定VSP#1将执行活动36，CPU 140将执行活动38并且VSP#2将执行活动40。合并原语的 BCF版本在图17中示出。由此，寄存器172中的倒数值被设定为1。现在假定VSP#1完成活动36并且向示例BCE 168发送事件信号。该事件信号的到达使寄存器170递减到0，并且这触发处理核158执行由寄存器174中的地址指定的指令序列。该指令序列向VSP#2发送命令信号以开始活动40。接着活动36何时或者是否完成不再重要。对于第五示例，考虑示例BCE 168将实现图23所示的分支原语176的情况，并且假定VSP#2在执行活动12，DMA控制器#1将执行活动180并且另一 BCE在实现将最终启动或者活动184或者活动186的决策原语。分支原语的BCF版本在图13中示出。由此，寄存器172中的倒数值被设定为1。当活动178完成时，VSP#2向示例BCE 168发送事件信号， 并且计数器递减到0，使处理核158执行由寄存器174中的地址指定的指令序列。该指令序列向DMA控制器#1发送命令信号以开始活动180以及向实现决策原语182的另一 BCE发送事件信号而不是命令信号。因此，应当清楚的是，BCE的行为是由其倒数值和当BCE的计数器递减到0时触发的指令序列限定的。BCE的倒数值和其指令序列的组合因此被称为BCE的“配置”。BCE的配置能够被设定为使得其满足位于UML活动图内的特定位置的特定原语的角色。到UML活动图的传统途径首先要求分析员研究建议在软件中实现的系统并且产生描述该系统的UML活动图。接着，要求程序员从分析员提供的UML活动图开始工作以产生实现系统的软件同时遵循将执行软件的计算硬件的具体架构的限制。通过使用排序器152， 能够直接从UML活动图创建实现活动图的软件。这是通过提供针对UML活动图中的每个活动的软件代码块并且将UML活动图的每个原语转换为由被给予适当配置的BCE实现的对应的BCF原语实现的。UML活动图通常用XMI (XML (扩展标记语言)元数据互换)格式创建。图M是描述用于自动产生软件包的软件工具的流程图，该软件包能够被排序器152执行以实现用XMI 格式UML活动图描述的系统。向该工具提供关于计算机138的架构的知识，例如VSP 142 的数量、DMA控制器144的数量、存储器150的大小、各个部件的处理速度和各个部件的功耗。还向工具提供软件块的库，每个软件块供一个处理部件执行以执行XMI UML活动图的一个活动。还向工具提供在各个处理部件上执行软件块耗费的时间的指示。在步骤Sl，提供XMI格式UML活动图。在步骤S2，工具识别XMI格式UML活动图中的原语。在步骤S3，工具针对已经识别的原语创建单独的BCE配置。在步骤S4，工具搜索库以针对活动图中的每个活动识别能够被处理部件中的一个执行以执行该活动的软件块。 工具在考虑到针对计算机138的功耗和计算机执行由XMI UML活动图表示的该系统或者其一些具体部分应消耗的时间量指定的全部限制的情况下，到达所导出的BCE配置的集合和选择的软件块的集合。在步骤S5，工具将BCE配置和识别的软件块作为能够被排序器152 执行以实现由XMI格式UML活动图描述的系统的软件包进行投送。排序器152接着能够用软件通过以在步骤S3中确定的配置来配置BCE 160，来实现由XMI UML活动图描述的系统，使得BCE接着命令处理部件在必要时执行在步骤S4中识别的软件块。如果期望，则可以通过包括以下特征中的一个或者多个来增强软件工具·工具能够估计目标架构的处理部件是否除了目标系统的活动还能够容纳执行附加处理。可能存在这种情况，其中工具能够实际识别处理部件具有充足的剩余能力来执行不仅仅针对当前UML活动图的“线程”而且均对应于实现进一步UML活动图的软件的一个或者多个附加线程。在此情况下，软件工具能够被设置为重设置处理部件上的多个线程的调度，由此实现虚拟化形式。 工具可以被设置为在产生的软件中包括断点，特别是活动的起点和结束点。这些断点接着可以在活动图的图形用户接口(GUI)表示中示出，并且接着可以在活动图级别评估软件的性能。可以在不偏离本发明的范围的情况下对以上描述的技术进行各种修改。例如，BCE 160被描述为从可编程值倒数到0以触发通过处理核158执行代码。然而，在替换实施中， BCE 160可以被设置为从0正数到一些可编程值以触发代码执行。
排序器152指导可以并行操作的处理部件组的操作的概念可以用于各种不同用途的计算机。例如，该概念可以在软件实现无线通信调制解调器(如3GPP LTE和CDMA EV-DO标准的软件无线通信调制解调器的计算机中使用。
权利要求
1.一种用于计算机的排序器，其中a)所述计算机适合于执行统一建模语言活动图的软件实现；b)所述图包括通过由事件信号触发和发送事件信号的原语连接的多个活动；c)所述计算机包括能够彼此并行进行处理的多个处理部件，每个处理部件能够执行所述活动中的至少一个活动；并且d)所述排序器被设置为实现所述原语，并且包括dl)检测装置，该检测装置用于检测原语已接收到触发该原语所需的事件信号；d2)信令装置，该信令装置被设置为通过给出作为以下项中的至少一种的响应来对检测到原语的触发做出响应d2a)命令处理部件执行在所述图中是来自被触发的原语的事件信号的接收方的活动；以及d2b)向所述检测装置发送针对另一原语的事件信号。
2.根据权利要求1所述的排序器，其中，所述检测装置包括多个检测部件，并且每个检测部件被设置为检测相应原语已接收到触发该原语所需的事件信号，并且通知所述信令装置该相应原语已被触发。
3.根据权利要求2所述的排序器，其中，每个检测部件包括用于对触发其相应原语所需的事件信号进行计数的计数器。
4.根据权利要求2或3所述的排序器，其中，至少一个检测部件能够被所述排序器重新配置以在被触发之后实现另一原语。
5.根据权利要求1到4中任意一项所述的排序器，其中，所述信令装置包括处理核，该处理核通过执行与原语相关联的指令序列来对该原语已被触发的指示做出反应，所述指令使所述核进行所述响应。
6.根据权利要求1到5中任意一项所述的排序器，其中，所述处理部件包括向量信号处理器、中央处理单元、维特比加速度计、turbo解码器、对外部无线收发机的数字接口以及直接存储器存取控制器中的两个或者更多个。
7.根据权利要求1到6中任意一项所述的排序器，其中，所述排序器被设置为设置所述图的活动在所述计算机上的执行，以最小化成本函数，该成本函数例如是计算机内的资源利用和计算机内的功耗中的一个或者基于计算机内的资源利用和计算机内的功耗中的一个。
8.根据权利要求1到7中任意一项所述的排序器，其中，所述排序器包括用于在所述排序器获知处理部件将不执行所述活动中的任一活动的时段期间防止所述处理部件的功耗的装置。
9.根据权利要求1到8中任意一项所述的排序器，其中，所述排序器包括用于控制诸如存储器分配和时钟速率的系统资源以最小化整体系统资源使用的装置。
10.一种适合于执行统一建模语言活动图的软件实现的计算机，其中e)所述图包括通过由事件信号触发和发送事件信号的原语连接的多个活动；并且f)所述计算机包括Π)能够彼此并行进行处理的多个处理部件，每个处理部件能够执行所述活动中的至少一个活动；以及f2)根据权利要求1到9中任意一项所述的排序器。
11.根据权利要求10所述的计算机，该计算机还包括定时器，并且其中，所述至少一个事件信号是所述定时器发送的脉冲。
12.—种对计算机中的活动进行排序的方法，其中g)所述计算机适合于执行统一建模语言活动图的软件实现；h)所述图包括通过由事件信号触发和发送事件信号的原语连接的多个活动；i)所述计算机包括能够彼此并行进行处理的多个处理部件，每个处理部件能够执行所述活动中的至少一个活动；并且j)所述方法包括以下步骤jl)检测原语已接收到触发该原语所需的事件信号；j2)通过给出作为以下项中的至少一种的响应来对检测到原语的触发做出响应 j2a)命令处理部件执行在所述图中是来自被触发的原语的事件信号的接收方的活动；以及j2b)向所述检测装置发送针对另一原语的事件信号。
13.一种使数据处理硬件执行权利要求12所述的方法的程序。
14.一种编译器，该编译器用于产生能够由根据权利要求1到9中任意一项所述的排序器执行以实现用统一建模语言活动图描述的系统的软件，其中m)所述活动图包括通过由事件信号触发和发送事件信号的原语连接的多个活动； η)所述工具包括nl)用于识别所述活动图中的原语的装置；以及n2)用于产生将使所述排序器实现所识别的原语的代码的装置。
15.根据权利要求14所述的编译器，其中，所述工具还包括用于在将包含所述排序器的计算机的功率效率方面优化软件的装置。
16.根据权利要求14所述的编译器，其中，所述工具还包括用于在将包含所述排序器的计算机的执行速度方面优化软件的装置。
全文摘要
一种设计用于帮助使用UML活动图的数字数据处理系统。
文档编号G06F9/44GK102339223SQ20111020427
公开日2012年2月1日 申请日期2011年7月20日 优先权日2010年7月20日
发明者E·乌伊贡, J·古芬斯, P·庭达尔 申请人:科革诺沃有限公司