专利名称：一种基于McBSP接口分时复用的背板总线的制作方法
技术领域：
本实用新型涉及电カ系统及电カ电子技术领域，具体涉及ー种基于McBSP接ロ分时复用的背板总线。
背景技术：
电カ电子技术在对电能的灵活调节方面相对传统调节手段有着较为明显的优势，其在电カ系统的发电领域、输电环节和配用电领域均得到了广泛的应用。电カ电子技术优势作用的发挥，与其控制器的性能密不可分。电カ电子控制保护装置一般采用多板卡多CPU协同并行处理来完成先进控制调节功能、保证电カ电子装置安全可靠运行。随着电カ电子装置额定运行电压的提高和容量的不断増加，电カ电子装置的控制策略和功率器件的控制方式越来越复杂，其对控制器的要求也越来越高。集中体现在:需要将来自不同对象的快速数据采集信号给各个板块CPU，实现数据共享；不同板卡的CPU间需要实时交換中间计算结果等相关数据信息。针对以上问题，电カ系统电カ电子装置主要供应商提供了不同的解决方案。大多数采用标准エ业计算机系统的方案，和采用VME背板总线技术多CPU并行处理的方案。以上方案均能解决问题，但系统较为复杂。系统采用了高速计算机并行数据总线技术，控制器需要引入IO接口装置来实现现场互感器、变送器、开关等的信号的接入，以解决电磁兼容等问题。
实用新型内容针对现有技术的不足，本实用新型一种基于McBSP接ロ分时复用的背板总线，该背板总线为高性能控制器提供一种高可靠的背板数据总线，本实用新型充分利用数字信号处理器DSP的多通道缓冲串行外设接ロ McBSP，提出一种基于McBSP接ロ分时复用的背板总线技术，为电力电子控制器各个板卡CPU间的实时数据交互提供一种简单有效的解决方案。本实用新型的目的是采用下述技术方案实现的:—种基于McBSP接ロ分时复用的背板总线，其改进之处在于，所述背板总线包括数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块；所述数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块均设置于电カ电子控制器CPU板卡上；所述CPU板卡的数量至少为2 ;所述背板总线逻辑控制模块分别与数字信号处理器DSP模块和背板总线接ロ模块连接。其中，所述数字信号处理器DSP模块采用32位浮点数字信号处理器TMS320C6713芯片或者TMS320F28335芯片；所述数字信号处理器DSP模块采用带有McBSP接ロ的数字信号处理器。其中，所述背板总线接ロ模块采用M-LVDS收发器，所述M-LVDS收发器型号为SN65MLVD204芯片，该芯片内部设置有数据通信ESD防护电路。[0010]其中，所述背板总线逻辑控制模块采用可编程逻辑器件。其中，所述背板总线逻辑控制模块的可编程逻辑器件从数字信号处理器DSP模块处获取配置信息，产生背板总线接ロ模块M-LVDS收发器的方向控制信号。其中，所述数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块的数量均至少为I ;至少为I的背板总线接ロ模块之间通过背板互连线连接。与现有技术比，本实用新型达到的有益效果是:1、本实用新型提供的基于McBSP接ロ分时复用的背板总线，采用数字信号处理器DSP模块本身的多通道缓冲串行外设接ロ McBSP接ロ，无需引入复杂的背板总线接ロ电路，电路结构简单，节省成本；2、本实用新型提供的基于McBSP接ロ分时复用的背板总线，背板总线使用串行M-LVDS信号，背板信号少，具有良好的电磁兼容性能。采用该技术的控制器可实现现场互感器、变送器、开关等信号的直接接入。
图1是本实用新型提供的基于McBSP接ロ分时复用的背板总线的结构示意图；图2是本实用新型提供的基于McBSP接ロ分时复用的背板总线具体实施例的结构示意图。
具体实施方式
以下结合附图对本实用新型的具体实施方式
作进ー步的详细说明。本实用新型提供的基于McBSP接ロ分时复用的背板总线，可实现:I)将来自不同对象的快速数据采集信号给各个CPU板卡的数字信号处理器DSP模块，实现数据共享；2)不同CPU板卡的数字信号处理器DSP模块间中间计算结果等相关数据信息的实时交換。本实用新型提供的基于McBSP接ロ分时复用的背板总线的结构如图1所示，包括数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块。所述数字信号处理器DSP模块位于控制器各CPU板卡上，与背板总线接ロ模块通过多通道缓冲串行外设接ロ McBSP接ロ相连接并收发实时数据信息；所述背板总线接ロ模块用于在各CPU板卡间建立数据通信通道；所述背板总线逻辑控制模块与数字信号处理器DSP模块、背板总线接ロ模块连接，用于控制总线数据流，完成总线的分时复用，实现各个CPU板卡数字信号处理器DSP模块间的高速实时数据交互。板卡CPU的数量至少为2，所述数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块的数量均至少为I ;背板总线接ロ模块之间通过背板互连线连接。数字信号处理器DSP模块采用带有McBSP接ロ的数字信号处理器；所述背板总线接ロ模块采用M-LVDS收发器，其型号为SN65MLVD204A，该芯片具备良好的ESD防护电路；背板总线逻辑控制模块采用可编程逻辑器件。背板总线逻辑控制模块的可编程逻辑器件从数字信号处理器DSP模块处获取相关配置信息，产生背板总线接ロ模块M-LVDS收发器的方向控制信号。[0025]本实用新型还提供了 一种基于McBSP接ロ分时复用的背板总线分时复用方法，该方法包括下述步骤:(I)设定McBSP通信速率，按照各个CPU板卡数字信号处理器DSP模块间需要交互的信息量配置DSP模块的数据帧通道信息和帧数据周期；设定其中一块板卡数字信号处理器DSP模块的McBSP处于主状态，主动产生数据帧同步信号和时钟信号；(2)背板总线逻辑控制模块依据步骤(I)确定的McBSP通道配置情况，确定各板卡发送数据的时间片段信息；设立对McBSP总线时钟信号进行计数的计数器，并在McBSP的帧同步信号高电平情况下清该计数器。计数器的计数值与时间片段信息比较，并产生接ロ模块中收发器的方向控制信号；(3)各CPU板卡的数字信号处理器DSP模块按照步骤(I)完成的配置信息，自动发送、接收相关数据，从而完成各个CPU板卡数字信号处理器DSP模块间的高速实时数据交互。下面结合具体实施例对本实用新型做进ー步的详细说明。实施例本实用新型提供的基于McBSP接ロ分时复用的背板总线具体实施例的结构如图2所示。本实施例包括:数字信号处理器DSP模块1、2、3、背板总线接ロ模块1、2、3和背板总线逻辑控制模块1、2、3，其中:数字信号处理器DSP模块1、2、3分别对应位于控制器板卡CPU1、2、3上，数字信号处理器DSP模块1、2、3分别对应与背板总线接ロ模块1、2、3通过多通道缓冲串行外设接ロ McBSP接ロ相连接并收发实时数据信息；背板总线接ロ模块用于在各CPU板卡间建立数据通信通道；背板总线逻辑控制模块与数字信号处理器DSP模块、背板总线接ロ模块连接，用于控制总线数据流，完成总线的分时复用，实现各个CPU板卡数字信号处理器DSP模块间的高速实时数据交互。背板总线接ロ模块1、2和3通过背板互连线连接。所述数字信号处理器DSP模块采用32位浮点数字信号处理器TMS320C6713芯片；所述背板总线接ロ模块采用M-LVDS收发器，其型号为SN65MLVD204A，该芯片具备良好的ESD防护电路；背板总线逻辑控制模块采用FPGA，其型号为XC3S500E。假设三块CPU板卡数字信号处理器DSP模块间需要交互的帧数据包括:CPU1向CPU2 和 CPU3 发送 9 X 16bit 数据，CPU2 向 CPUl 和 CPU3 发送 IOX 16bit 数据，CPU3 向 CPUl和CPU2发送11 X16bit数据。相邻两次帧数据的时间间隔为78us。针对以上情况，本实施案例通过以下步骤实现背板总线的分时复用:A、通过软件配置将CPU板卡1、CPU板卡2和CPU板卡3的McBSP通信速率设定为16Mbps，将McBSP缓冲器第(T8通道分配给CPU板卡1，第扩18通道分配给CPU板卡2，第I扩30通道分配给CPU板卡3 ;设定帧数据周期为78us ;设定CPU板卡I的McBSP处于主状态，主动产生数据帧同步信号和时钟信号，而CPU板卡2和CPU板卡3的McBSP处于从状态。B、背板总线逻辑控制模块从DSP模块处获取CPU板1/2/3通道分配情況，确定各板卡发送数据的时间片段T1/T2/T3，其中Tl指的是Ouslus时间段，T2指的是9ujT19us，T3指的是19UJT30US时间段，以上时间均是相对本次帧同步信号下降沿时刻。设立对McBSP总线时钟信号进行计数的计数器。CPU板I的背板总线逻辑控制模块I在帧同步信号高电平时清该计数器，在帧同步信号低电平时段对McBSP总线时钟信号进行计数，并在时间片段Tl使能接ロ模块I中的收发器进行数据发送，而在时间片段T2/T3中收发器处于接收状态。同理，可以设置CPU板卡2的背板总线逻辑控制模块2相关逻辑和CPU板卡3的背板总线逻辑控制模块3相关逻辑。C、CPU板卡I的DSP模块I通过读取内部McBSP缓冲器区的第9 18通道和第19 30通道数据，从而获得CPU板卡2和CPU卡板3的相关数据。同理，CPU板卡2可获得CPU板卡I和CPU板卡3的相关数据；CPU板卡3可获得CPU板卡I和CPU板卡2的相关数据。至此，通过基于McBSP接ロ分时复用的背板总线及其分时复用技术，完成了各CPU板卡间的高速实时数据交互。最后应当说明的是:以上实施例仅用以说明本实用新型的技术方案而非对其限制，尽管參照上述实施例对本实用新型进行了详细的说明，所属领域的普通技术人员应当理解:依然可以对本实用新型的具体实施方式
进行修改或者等同替换，而未脱离本实用新型精神和范围的任何修改或者等同替换，其均应涵盖在本实用新型的权利要求范围当中。
权利要求1.一种基于McBSP接ロ分时复用的背板总线，其特征在干，所述背板总线包括数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块；所述数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块均设置于电カ电子控制器的CPU板卡上；所述CPU板卡的数量至少为2 ； 所述背板总线逻辑控制模块分别与数字信号处理器DSP模块和背板总线接ロ模块连接。
2.如权利要求1所述的基于McBSP接ロ分时复用的背板总线，其特征在于，所述数字信号处理器DSP模块采用32位浮点数字信号处理器TMS320C6713芯片或者TMS320F28335芯片；所述数字信号处理器DSP模块采用带有McBSP接ロ的数字信号处理器。
3.如权利要求1所述的基于McBSP接ロ分时复用的背板总线，其特征在于，所述背板总线接ロ模块采用M-LVDS收发器，所述M-LVDS收发器型号为SN65MLVD204芯片，该芯片内部设置有数据通信ESD防护电路。
4.如权利要求1所述的基于McBSP接ロ分时复用的背板总线，其特征在于，所述背板总线逻辑控制模块采用可编程逻辑器件。
5.如权利要求1所述的基于McBSP接ロ分时复用的背板总线，其特征在于，所述背板总线逻辑控制模块的可编程逻辑器件从数字信号处理器DSP模块处获取配置信息，产生背板总线接ロ模块M-LVDS收发器的方向控制信号。
6.如权利要求1所述的基于McBSP接ロ分时复用的背板总线，其特征在于，所述数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块的数量均至少为I ;至少为I的背板总线接ロ模块之间通过背板互连线连接。
专利摘要本实用新型涉及一种基于McBSP接口分时复用的背板总线，包括数字信号处理器DSP模块、背板总线接口模块和背板总线逻辑控制模块；数字信号处理器DSP模块、背板总线接口模块和背板总线逻辑控制模块均设置于电力电子控制器CPU板卡上；CPU板卡的数量至少为2；所述背板总线逻辑控制模块分别与数字信号处理器DSP模块和背板总线接口模块连接。本实用新型充分利用数字信号处理器DSP的多通道缓冲串行外设接口McBSP，为电力电子控制器各个板卡DSP间的实时数据交互提供一种简单有效的解决方案。
文档编号G06F13/38GK202948444SQ20122037470
公开日2013年5月22日 申请日期2012年7月30日 优先权日2012年7月30日
发明者詹雄, 赵刚, 王宇红, 黄大钢, 崔虎宝 申请人:国家电网公司, 国网智能电网研究院, 中电普瑞科技有限公司