基于fpga的数据采集和存储系统的制作方法
【专利摘要】本实用新型公开了一种基于FPGA的数据采集和存储系统，包括采集模块以及与所述采集模块连接的存储模块，所述采集模块包括两路数据输出端口、用于将所述数字信号分两路交替输出，所述存储模块包括选通单元和先进先出单元，所述选通单元与所述采集模块及所述先进先出单元连接、用于依次选通两路所述数据输出端口以实现将稳定的所述数字信号存入所述先进先出单元。与现有技术相比，由于选通单元可以依次选通输出数字信号稳定的数据输出端口并将该数据输出端口输出的数字信号的存入先进先出单元，从而实现了在每一个时钟沿存入的数字信号均是稳定的，避免了竞争冒险现象，提高了采样质量。
【专利说明】基于FPGA的数据采集和存储系统
【技术领域】
[0001]本实用新型涉及数据存储【技术领域】，更具体地涉及一种基于FPGA的数据采集和存储系统。
【背景技术】
[0002]目前，数据采集技术进入到越来越多的领域，已广泛应用于通信，图像处理，军事应用，消费电子，智能控制等方面。传统的数据采集系统一般都是采用单片机作为处理器，控制A / D转换器，存储器及其他外围电路的工作。这种方式的优点是系统的工作基本都是用单片机来完成，实现起来较为方便，只需对处理器进行编程即可。然而随着数据采集进入的领域越来越复杂，对数据采集的速度和深度都有了更高的要求。传统的单片机由于时钟频率较低，外设速度慢等缺点已经大大的限制了数据采集的速度和性能。而FPGA与单片机相比,有着频率高，内部延时小，内部存储容量大等优点，比单片机更适应与高速数据采集的场合。因此，人们提出了一种基于FPGA来实现高速数据采集的方法。
[0003]然而，基于FPGA来实现高速数据采集的方法中由于各种因素可能导致竞争冒险现象，如信号在FPGA器件内部通过连线和逻辑单元时产生的延时、信号的高低电平转换需要一定的过渡时间等都可能导致竞争冒险现象，严重影响采样结果。
[0004]因此，急需一种基于FPGA的数据采集和存储系统来克服上述缺陷。
实用新型内容
[0005]本实用新型的目的是提供一种基于FPGA的数据采集和存储系统，以避免数据采集和存储过程中产生的竞争冒险现象，提高采样质量。
[0006]为实现上述目的，本实用新型提供了一种基于FPGA的数据采集和存储系统，包括采集模块和存储模块，采集模块用于对外部模拟信号进行模数转换以得到数字信号，存储模块与所述采集模块连接、用于将采集到的数字信号进行存储，其中所述采集模块包括两路数据输出端口、用于将所述数字信号分两路交替输出，所述存储模块包括选通单元和先进先出单元，所述选通单元与所述采集模块及所述先进先出单元连接、用于依次选通两路所述数据输出端口以实现将稳定的所述数字信号存入所述先进先出单元。
[0007]与现有技术相比，本实用新型基于FPGA的数据采集和存储系统中，采集模块通过两路数据输出端口将采集得到的数字信号分两路交替输出，而选通单元会依次选通两路数据输出端口，由于选通单元可以依次选通输出数字信号稳定的数据输出端口并将该数据输出端口输出的数字信号存入先进先出单元，从而实现了在每一个时钟沿存入的数字信号均是稳定的，避免了竞争冒险现象，提高了采样质量。
[0008]较佳地，所述采集模块包括模数转换芯片Ul，所述模数转换芯片Ul的脚39与外部模拟信号连接，所述模数转换芯片Ul的脚I与时钟信号连接，所述模数转换芯片Ul的脚7至脚14为一路数据输出端口 ADC1A，所述模数转换芯片Ul的脚19至脚26为另一路数据输出端口 ADC1B，所述数据输出端口 ADClA和所述数据输出端口 ADClB与所述选通单元连接。[0009]较佳地，所述选通单元包括端口选择芯片U2和数据选择芯片U3，所述端口选择芯片U2的脚I与所述时钟信号连接，所述端口选择芯片U2的脚2与所述模数转换芯片Ul的脚17连接，所述端口选择芯片U2的脚3与所述数据选择芯片U3的脚sel连接，所述数据选择芯片U3的脚a与所述数据输出端口 ADClA连接，所述数据选择芯片U3的脚b与所述数据输出端口 ADClB连接，所述数据选择芯片U3的脚out与所述先进先出单元连接，所述端口选择芯片U2通过判断所述模数转换芯片Ul的脚17的输出电平进而控制所述数据选择芯片U3输出所述数据输出端口 ADClA或所述数据输出端口 ADClB的输出的所述数字信号。
[0010]较佳地，所述先进先出单元包括存储芯片U4，所述存储芯片U4的脚data与所述数据选择芯片U3的脚out连接,所述存储芯片U4的脚wrclk与所述时钟信号连接,所述存储芯片U4在所述时钟信号的控制下写入由所述数据选择芯片U3的脚out输出的数字信号。
[0011]较佳地，所述存储芯片U4的存储容量为2048字节。
[0012]较佳地,所述存储芯片U4的脚wrfull与脚wrreq相连接以实现在存储芯片U4写满溢出时停止写入数据。
[0013]通过以下的描述并结合附图，本实用新型将变得更加清晰，这些附图用于解释本实用新型的实施例。
【专利附图】
【附图说明】
[0014]图1为本实用新型基于FPGA的数据采集和存储系统一实施例的结构框图。
[0015]图2为图1的电路原理图。
[0016]图3为图1中采集模块的电路图。
[0017]图4为图1中选通单元和先进先出单元的电路图。
[0018]图5为图1中采集模块的时序图。
【具体实施方式】
[0019]现在参考附图描述本实用新型的实施例，附图中类似的元件标号代表类似的元件。
[0020]请参考图1，描述了本实用新型基于FPGA的数据采集和存储系统一实施例的结构框图。如图1所示，基于FPGA的数据采集和存储系统100包括采集模块11和存储模块13，其中采集模块11包括两路数据输出端口，存储模块13包括选通单元131和先进先出单元133。采集模块11与选通单元131连接、用于接收外部模拟信号，在时钟信号的控制下对外部模拟信号进行模数转换后将得到的数字信号从两路数据输出端口分两路交替输出至选通单元131 ;选通单元131与先进先出单元133连接，用于依次选通两路数据输出端口以实现将稳定的数字信号存入先进先出单元133。
[0021]请参考图2，为本实用新型基于FPGA的数据采集和存储系统的电路原理图。如图2所示，采集模块11包括模数转换芯片U1，选通单元131包括端口选择芯片U2和数据选择芯片U3，先进先出单元133包括存储芯片U4，模数转换芯片Ul的脚I (即脚CLK+)、端口选择芯片U2的脚I以及存储芯片U4的脚wrclk均接时钟信号ADCl_CLK_p，模数转换芯片Ul的脚39(即脚VIN)接外部模拟信号，模数转换芯片Ul的两路数据输出端口 ADClA和ADClB分别接数据选择芯片U3的脚a和脚b，端口选择芯片U2的脚2与模数转换芯片Ul的脚17(即脚DCO+)连接，端口选择芯片U2的脚3与数据选择芯片U3的脚sel连接，数据选择芯片U3的脚out与存储芯片U4的脚data连接。
[0022]工作时，在时钟信号ADCl_CLK_p的控制下，模数转换芯片Ul对外部模拟信号进行模数转换得到数字信号，然后从两路数据输出端口输出至数据选择芯片U3，端口选择芯片U2通过判断模数转换芯片Ul的脚17输出电平的高低进而控制数据选择芯片U3将数据输出端口 ADClA或ADClB的数据存入存储芯片U4。
[0023]请参考图3，为图1中采集模块11的电路图。如图3所示，采集模块11包括模数转换芯片U1、电阻R1、电阻R2、电阻R3以及电容Cl、C2、C3、C4、C5、C7、C8、C9、C10。其中模数转换芯片Ul的脚39为外部模拟信号输入端、用于接收外部模拟信号，模数转换芯片Ul的脚I (即采样时钟CLK+输入端)通过电阻R4与时钟信号ADCl_CLK_p连接，模数转换芯片Ul有两路8位数据输出端口，其中模数转换芯片Ul的脚7、8、9、10、11、12、13及脚14为一路数据输出端口 ADC1A，模数转换芯片Ul的脚19、20、21、22、23、24、25及脚26为另一路数据输出端口 ADC1B，模数转换芯片Ul的脚2与电容C7的一端连接，电容C7的另一端接模拟地AGND，模数转换芯片Ul的脚3与电容C8及电源+3.3V_ADC连接，电容C8的另一端与模拟地AGND连接，模数转换芯片Ul的脚4、6分别与模拟地AGND和数字地D_GND连接，模数转换芯片Ul的脚5与电容C9和电容ClO并联后的一端及电源VDD3.3V连接，电容C9和电容ClO并联后的另一端与数字地D_GND连接，模数转换芯片Ul的脚15及27与数字地D_GND连接，模数转换芯片Ul的脚17与选通单元131连接、选通单元131通过判断脚17的输出电平可以得到模数转换芯片Ul的两路数据输出端口具体为哪一路输出数据，模数转换芯片Ul的脚18与电源VDD3.3V连接，模数转换芯片Ul的脚28与电阻Rl及电阻R2的一端均连接，电阻Rl的另一端与电源VDD3.3V连接，电阻R2的另一端与数字地D_GND连接，模数转换芯片Ul的脚30、31与电源+3.3V_ADC连接，模数转换芯片Ul的脚32、33与模拟地AGND连接，模数转换芯片Ul的脚34与电容Cl和电容C2并联后的一端连接，电容Cl和电容C2并联后的另一端与模拟地AGND连接，模数转换芯片Ul的脚35、37及40与模拟地AGND连接，模数转换芯片Ul的脚36通过电容C3与模拟地AGND连接，模数转换芯片Ul的脚38通过电容C4与模拟地AGND连接，模数转换芯片Ul的脚41、42、43连接在一起且与电容C5的一端及电源+3.3V_ADC连接，电容C5的另一端与模拟地AGND连接，模数转换芯片Ul的脚44通过电阻R3与模拟地AGND连接。
[0024]工作时，在时钟信号ADCl_CLK_p的控制下，模数转换芯片Ul对外部模拟信号进行采样处理从而得到数字信号，并将数字信号从数据输出端口分两路输出，具体如:当时钟信号ADCl_CLK_p的上升沿到来时，模数转换芯片Ul对该时刻外部模拟信号的信号值(记为第N点)进行采样量化编码，并于8个脉冲之后从一路数据输出端口(如数据输出端口 ADC1A)输出至数据选择芯片U3，当下一个时钟信号上升沿到来后，再对下一个时刻外部模拟信号的信号值(记为第N+1点)进行采样量化编码，同样于8个脉冲之后从另一路数据输出端口(如数据输出端口 ADClB)输出至数据选择芯片U3。
[0025]本实施例中模数转换芯片Ul具体为AD_9481，电阻Rl为IK Ω，电阻R2为2K Ω，电阻R3为IK Ω。
[0026]请参考图5，为模数转换芯片AD_9481的时序图，图5中所示VIN即为模数转换芯片AD_9481采集的外部模拟信号，CLK+为模数转换芯片AD_9481的采样时钟(即时钟信号ADCl_CLK_p)，其中采样时钟的高电平时间是tEH，低电平时间是tEL，采样时钟周期为I/fs，DS+为采样使能信号，当DS+为低电平时，经过8个时钟周期后，在数据输出端口 PORT A(即数据输出端口 ADClA)和PORT B (即数据输出端口 ADC1B)将会输出进行模数转换后得到的数字信号，DCO+为输出信号标志位，其频率为CLK+频率的一半。如图5所示，当时钟信号ADCl_CLK_p到达上升沿(如图5中“上升沿η”)时，每经过约tPD时间的传播延时后，数据输出端口 PORT A就会输出进行模数转换后得到的数字信号，其中tPD的最大值为5.4ns,由于AD_9481的时钟信号与端口选择芯片U2以及先进先出单元133的时钟信号均为同一个时钟信号(ADCl_CLK_p)，所以此刻如果将数据输出端口 PORT A的数据直接写进先进先出单元133里，就有可能产生竞争冒险行为，因为在时钟信号的上升沿η这一时刻，数据输出端口 PORTA上的数据是不稳定的。为了避免竞争冒险，可以将数据输出端口 PORTB输出的数据存入先进先出单元133，之后，在时钟信号的下一个上升沿(上升沿η+1)，再将数据输出端口 PORT A的数据存入先进先出单元133，在下下个上升沿(上升沿n+2)，将数据输出端口 PORT B的数据存入先进先出单元133，实现交替存储两个数据输出端口的输出数据，避免竞争冒险现象。
[0027]请参考图4，为图1中选通单元131和先进先出单元133的电路图。如图4所示，选通单元131包括端口选择芯片U2和数据选择芯片U3，端口选择芯片U2的脚I与时钟信号ADCl_CLK_p连接，端口选择芯片U2的脚2与模数转换芯片Ul的脚17连接，端口选择芯片U2的输出脚3与数据选择芯片U3的脚sel连接、用于控制数据选择芯片U3的输出，数据选择芯片U3的脚a与数据输出端口 ADClA连接、用于接收模数转换芯片Ul的一路8位输出数据，数据选择芯片U3的脚b与数据输出端口 ADClB连接、用于接收模数转换芯片Ul的另一路8位输出数据，数据选择芯片U3的脚out与先进先出单元133连接、用于在端口选择芯片U2的控制下将从脚a或脚b输入的8位数据输出至先进先出单元133，其中数据选择芯片U3具体为二选一数据选择器。
[0028]工作时，端口选择芯片U2通过判断模数转换芯片Ul的脚17输出电平的高低来控制数据选择芯片U3选择哪一路数据输出至先进先出单元133，具体为:在时钟信号ADC1_CLK_p的下降沿，若模数转换芯片Ul的脚17输出的方波DCO+为低电平，则在与该下降沿相邻的下一个上升沿(上升沿n)，把数据输出端口 PORTB的数据输出至数据选择芯片U3，同时端口选择芯片U2控制数据选择芯片U3的脚b选通，使数据选择芯片U3将数据输出端口PORT B的数据存入先进先出单元133，然后在下一个上升沿(上升沿n+1)，将数据输出端口PORT A的数据输出至数据选择芯片U3，同时端口选择芯片U2控制数据选择芯片U3的脚a选通，使数据选择芯片U3将数据输出端口 PORT A的数据存入先进先出单元133，同理，在下下个上升沿(上升沿n+2)，将数据输出端口 PORT B的数据输出至数据选择芯片U3，实现了交替存储两个数据输出端口的输出数据，避免了竞争冒险。
[0029]实现程序简列如下:
[0030]
【权利要求】
1.一种基于FPGA的数据采集和存储系统，包括用于对外部模拟信号进行模数转换以得到数字信号的采集模块以及与所述采集模块连接、用于将采集到的数字信号进行存储的存储模块，其特征在于，所述采集模块包括两路数据输出端口、用于将所述数字信号分两路交替输出，所述存储模块包括选通单元和先进先出单元，所述选通单元与所述采集模块及所述先进先出单元连接、用于依次选通两路所述数据输出端口以实现将稳定的所述数字信号存入所述先进先出单元。
2.如权利要求1所述的基于FPGA的数据采集和存储系统，其特征在于，所述采集模块包括模数转换芯片U1，所述模数转换芯片Ul的脚39与外部模拟信号连接，所述模数转换芯片Ul的脚I与时钟信号连接，所述模数转换芯片Ul的脚7至脚14为一路数据输出端口ADC1A，所述模数转换芯片Ul的脚19至脚26为另一路数据输出端口 ADC1B，所述数据输出端口 ADClA和所述数据输出端口 ADClB与所述选通单元连接。
3.如权利要求2所述的基于FPGA的数据采集和存储系统，其特征在于，所述选通单元包括端口选择芯片U2和数据选择芯片U3，所述端口选择芯片U2的脚I与所述时钟信号连接，所述端口选择芯片U2的脚2与所述模数转换芯片Ul的脚17连接，所述端口选择芯片U2的脚3与所述数据选择芯片U3的脚sel连接，所述数据选择芯片U3的脚a与所述数据输出端口 ADClA连接，所述数据选择芯片U3的脚b与所述数据输出端口 ADClB连接，所述数据选择芯片U3的脚out与所述先进先出单元连接，所述端口选择芯片U2通过判断所述模数转换芯片Ul的脚17的输出电平进而控制所述数据选择芯片U3输出所述数据输出端口 ADClA或所述数据输出端口 ADClB的输出所述数字信号。
4.如权利要求3所述的基于FPGA的数据采集和存储系统，其特征在于，所述先进先出单元包括存储芯片U4,所述存储芯片U4的脚data与所述数据选择芯片U3的脚out连接，所述存储芯片U4的脚wrclk与所述时钟信号连接，所述存储芯片U4在所述时钟信号的控制下写入由所述数据选择芯片U3的脚out输出的数字信号。
5.如权利要求4所述的基于FPGA的数据采集和存储系统，其特征在于，所述存储芯片U4的存储容量为2048字节。
6.如权利要求5所述的基于FPGA的数据采集和存储系统，其特征在于，所述存储芯片U4的脚wrfull与脚wrreq相连接以实现在所述存储芯片U4写满溢出时停止写入数据。
【文档编号】G06F17/40GK203733120SQ201320403638
【公开日】2014年7月23日 申请日期:2013年7月8日 优先权日:2013年7月8日
【发明者】余成, 邬超亮 申请人:东莞市路晨电子科技有限公司