高性能互连物理层的制作方法

高性能互连物理层的制作方法
【专利摘要】将同步计数器的复位与外部确定性信号同步。进一步将到链路传输状态中的进入与该确定性信号同步。针对串行数据链路标识目标延迟。与关联于数据链路的同步计数器相同步地接收数据序列。使用该数据序列来保持目标延迟。
【专利说明】高性能互连物理层

【技术领域】
[0001] 本公开一般涉及计算机开发领域，并且更特别地，涉及包含互相关约束系统的协 调的软件开发。

【背景技术】
[0002] 半导体加工和逻辑设计的进步已允许可呈现于集成电路设备的逻辑在数量上的 增加。作为必然结果，计算机系统配置已从系统中的单个或多个集成电路演化为呈现于各 个集成电路上的多核、多硬件线程和多逻辑处理器，以及与这种处理器相集成的其他接口。 处理器或集成电路典型地包括单个物理处理器管芯，其中处理器管芯可包括任何数量的 核、硬件线程、逻辑处理器、接口、存储器、控制器中枢等。
[0003] 由于具有更强的能力以在更小的封装中适应更多的处理能力，更小的计算设备已 经普及性增加。智能电话、平板电脑、超薄笔记本电脑、以及其他用户设备已经呈指数级增 长。然而，这些更小的设备依赖于超过形状因子而既用于数据存储又用于复杂处理的服务 器。因此，高性能计算市场（即服务器空间）方面的需求也已经增力卩。例如，在现代服务器 中，典型地不仅存在具有多核的单个处理器，还存在多物理处理器（也称为多插槽）以增加 计算能力。但随着处理能力与计算系统中的设备数量一同增长，插槽和其他设备之间的通 信变得更加关键。
[0004] 实际上，互连已从最初处理电通信的更传统的多支路总线成长为充分发展的促进 快速通信的互连体系结构。不幸地，作为对以甚至更高速率消耗的未来处理器的需求，对应 需求被投放在已有互连体系结构的能力上。

【专利附图】

【附图说明】
[0005] 图1说明了根据一个实施例的系统的简化框图，所述系统包括串行点对点互连以 连接计算机系统中的I/O设备；
[0006] 图2说明了根据一个实施例的分层协议栈的简化框图；
[0007] 图3说明了事务描述符的实施例。
[0008] 图4说明了串行点对点链路的实施例。
[0009] 图5说明了可能的高性能互连（HPI)系统配置的实施例。
[0010] 图6说明了与HPI关联的分层协议栈的实施例。
[0011] 图7说明了示例状态机的表示。
[0012] 图8说明了示例控制超序列（supersequence)。
[0013] 图9说明了表示到部分宽度传输状态中示例进入的流程图。
[0014] 图10说明了通过示例20通道数据链路发送的示例流控制单元（flit)的表示。
[0015] 图11说明了通过示例8通道数据链路发送的示例流控制单元的表示。
[0016] 图12说明了用于包括多核处理器计算系统的框图的实施例。
[0017] 图13说明了用于包括多核处理器的计算系统的框图的另一实施例。
[0018] 图14说明了用于处理器的框图的实施例。
[0019] 图15说明了用于包括处理器的计算系统的框图的另一实施例。
[0020] 图16说明了用于包括多处理器插槽的计算系统的框图的实施例。
[0021] 图17说明了用于计算系统的框图的另一实施例。
[0022] 各个附图中相同的附图标记和标号指示相同元素。

【具体实施方式】
[0023] 在以下描述中，阐述了多个特定细节，诸如以下示例：特定类型的处理器和系统配 置、特定硬件结构、特定体系结构的和微体系结构的细节、特定寄存器配置、特定指令类型、 特定系统组件、特定处理器管线级、特定互连层、特定分组/事务配置、特定事务名、特定协 议交换、特定链路宽度、特定实现方式、以及操作等，以便提供对本发明的全面理解。然而， 对本领域技术人员显而易见的是，这些特定细节不需要一定被用来实践本公开的主题。在 其他情况下，已避免已知组件或方法的详细描述，诸如特定的和替代的处理器体系结构、用 于所描述的算法的特定逻辑电路/代码、特定固件代码、低级互连操作、特定逻辑配置、特 定制造技术和材料、特定编译器实现方式、代码中算法的特定表达、特定下电和选通技术/ 逻辑、以及计算机系统的其他特定操作细节，以便避免不使本公开不必要地模糊。
[0024] 尽管可参考特定集成电路中（诸如在计算平台或微处理器中）的节电、能效、处 理效率等来描述以下实施例，但其他实施例可应用于其他类型的集成电路和逻辑设备。本 文描述的实施例的相似的技术和教导可被应用于同样受益于此类特征的其他类型的电路 或半导体设备。例如，公开的实施例不限于服务器计算机系统、桌面计算机系统、膝上型电 脑、UltrabooksTM，而是也可用于其他设备中，诸如手持设备、智能电话、平板电脑、其他薄 型笔记本电脑、片上系统（S0C)设备、和嵌入式应用。手持设备的某些示例包括蜂窝电话、 互联网协议设备、数字照相机、个人数字助理（PDA)和手持PC。这里，用于高性能互连的相 似的技术可被应用于在低功率互连中增加性能（或甚至省电）。嵌入式应用典型地包括微 控制器、数字信号处理器（DSP)、片上系统、网络计算机（NetPC)、机顶盒、网络中枢、广域网 (WAN)交换机、或可执行以下所教导的功能和操作的任何其他系统。此外，本文描述的装置、 方法和系统不限于物理计算设备，还可涉及用于节能和效率的软件优化。如可在以下描述 中显而易见的，本文描述的方法、装置和系统的实施例（无论参考硬件、固件、软件或其组 合）可被认为对与性能考虑相权衡的"绿色技术"未来是重要的。
[0025] 随着计算系统一直进步，其中的组件正变得更加复杂。耦合组件并在组件之间通 信的互连体系结构也已经在复杂度上增加，以保证带宽需求被满足用于最佳组件操作。此 夕卜，不同的市场板块需要不同方面的互连体系结构，以适应相应市场。例如，服务器需要更 高性能，而移动生态系统有时能够牺牲总体性能以省电。但是，大多数构造的单一化目的是 在最大化的省电的情况下提供最高可能的性能。进一步，各种不同的互连可以潜在地受益 于本文描述的主题。
[0026] 高速外围组件互连（PCI)即（PCIe)互连构造体系结构和快速路径互连（QPI)构 造体系结构，以及其他示例，可以根据本文描述的一个或多个原理以及其他示例而潜在地 被改进。例如，PCIe的首要目标是使来自不同厂商的组件和设备能够在开放的体系结构中 相互操作，跨越多市场板块；客户端（桌面和移动）、服务器（标准和企业）、以及嵌入和通 信设备。高速PCI是高性能、通用I/O互连，其被定义用于广泛的未来计算和通信平台。某 些PCI属性，诸如其使用模型、负载存储体系结构和软件接口，已通过其修订来维护，而先 前的并行总线实现方式已被高度可缩放的、全串行接口所替代。高速PCI的最新版本利用 点对点互连、基于交换机的技术、以及分组化协议中的进步，来传递新水平的性能和特征。 功率管理、服务质量（QoS)、热插拔/热切换支持、数据完整性、以及误差处理在由高速PCI 所支持的高级特征的一些当中。尽管本文的主要讨论参考了新的高性能互连（HPI)体系 结构，但本文描述的发明的各方面可被应用于其他互连体系结构，诸如PCIe兼容的体系结 构、QPI兼容的体系结构、MIPI兼容的体系结构、高性能体系结构、或其他已知互连体系结 构。
[0027] 参见图1，说明了由点对点链路组成的构造的实施例，该点对点链路将组件的集合 进行互连。系统100包括处理器105和耦合于控制器中枢115的系统存储器110。处理器 105可包括任何处理元件，诸如微处理器、主处理器、嵌入处理器、协处理器或其他处理器。 处理器105通过前端总线（FSB) 106耦合于控制器中枢115。在一个实施例中，FSB 106为 如下所述的串行点对点互连。在另一实施例中，链路106包括串行的、不同的互连体系结 构，其与不同的互连标准相兼容。
[0028] 系统存储器110包括任何存储器设备，诸如随机存取存储器（RAM)、非易失性（NV) 存储器、或可由系统100中的设备访问的其他存储器。系统存储器110通过存储器接口 116 耦合于控制器中枢115。存储器接口的示例包括双数据速率（DDR)存储器接口、双通道DDR 存储器接口和动态RAM (DRAM)存储器接口。
[0029] 在一个实施例中，控制器中枢115可包括根中枢、根联合体或根控制器，诸如在 PCIe互连层次结构中。控制器中枢115的示例包括芯片组、存储器控制器中枢（MCH)、北 桥、互连控制器中枢（ICH)、南桥和根控制器/中枢。通常术语芯片组指代两个物理分离的 控制器中枢，例如，耦合于互连控制器中枢（ICH)的存储器控制器中枢（MCH)。注意，当前系 统通常包括与处理器105相集成的MCH，而控制器115将与I/O设备以如下描述的类似方式 进行通信。在某些实施例中，通过根联合体115可选地支持对等路由。
[0030] 这里，控制器中枢115通过串行链路119耦合于开关/桥120。输入/输出模块 117和121，其还可称为接口 /端口 117和121，可包括/实现分层协议栈，以提供控制器中 枢115和开关120之间的通信。在一个实施例中，多个设备能够耦合于开关120。
[0031] 开关/桥120将分组/消息从设备125上游，即层次结构的上方朝根联合体路由至 控制器中枢115和下游，即远离根控制器的层次结构下方，从处理器105或系统存储器110 路由至设备125。在一个实施例中，开关120称为多个虚拟PCI至PCI桥设备的逻辑组装 件。设备125包括任何内部或外部设备或组件，其将被耦合于电子系统，诸如I/O设备、网 络接口控制器（NIC)、外接卡、音频处理器、网络处理器、硬驱动器、存储设备、⑶/DVD ROM、 监视器、打印机、鼠标、键盘、路由器、便携式存储设备、Firewire设备、通用串行总线（USB) 设备、扫描仪和其他输入/输出设备。通常在PCIe术语中，诸如设备，被称为端点。尽管没 有具体地示出，但设备125可包括桥（例如，PCIe至PCI/PCI-X的桥），以支持由此设备支 持的设备或互连构造的传统版本或其他版本。
[0032] 图形加速器130也可通过串行链路132耦合于控制器中枢115。在一个实施例中， 图形加速器130耦合于MCH，该MCH耦合于ICIL。开关120,以及相应地I/O设备125则耦 合于ICH。I/O模块131和118也将实现分层协议栈，以在图形加速器130和控制器中枢 115之间通信。类似于上述的MCH讨论，图形控制器或图形加速器130本身可被集成于处理 器105中。
[0033] 转到图2,说明了分层协议栈的实施例。分层协议栈200可包括任何形式的分层通 信栈，诸如QPI栈，PCIe栈，下一代高性能计算互连（HPI)栈或其他分层栈。在一个实施例 中，协议栈200可包括事务层205、链路层210和物理层220。接口，诸如图1中的接口 117、 118、121、122、126和131，可表示为通信协议栈200。如通信协议栈的表示还可称为实现/ 包括协议栈的模块或接口。
[0034] 分组可用于在组件之间传送信息。分组可形成于事务层205和数据链路层210中， 以将信息从传输组件输送至接收组件。随着传输分组流经其他层，其利用附加信息来扩展， 该附加信息用于在那些层处理分组。在接收侧发生反向过程并且将分组从其物理层220表 示变换为数据链路层210表示，并最终（针对事务层分组）变换为可由接收设备的事务层 205所处理的形式。
[0035] 在一个实施例中，事务层205可提供设备的处理核和互连体系结构之间的接口， 诸如数据链路层210和物理层220之间的接口。在这点上，事务层205的主要职责可包括 分组（即，事务层分组或TLP)的组装和拆分。转换层205也可管理用于TLP的基于信用的 流控制。在某些实现方式中，可利用分割事务，即具有按时间划分的请求和响应的事务，从 而允许链路携带其他通信量，同时目标设备收集用于响应的，以及其他示例。
[0036] 基于信用的流控制可用于利用互连构造实现虚拟通道和网络。在一个示例中，设 备可对事务层205中的每个接收缓冲器通告初始信用量。在链路的相对端处的外部设备， 诸如图1中的控制器中枢115,可计算由每个TLP消耗的信用的数量。如果事务未超过信 用限度，则事务可被传输。在接收响应时，信用量被恢复。这种信用方案的优点的一个示例 是，假如信用限度未被计数，信用返回的延迟不影响性能，以及其他可能的优点。
[0037] 在一个实施例中，四个事务地址空间可包括配置地址空间、存储器地址空间、输入 /输出地址空间和消息地址空间。存储器空间事务包括读请求和写请求中的一个或多个，以 传输数据至存储器映射位置或从存储器映射位置传输数据。在一个实施例中，存储器空间 事务能够使用两个不同的地址格式，例如，短地址格式，诸如32位地址，或长地址格式，诸 如64位地址。配置空间事务可用于访问连接到互连的各种设备的配置空间。对于配置空 间的事务可包括读请求和写请求。消息空间事务（或，仅消息）也可被定义，以支持互连代 理之间的带内通信。因此，在一个示例实施例，事务层205可组装分组报头/有效载荷206。
[0038] 快速参考图3,说明了事务层分组描述符的示例实施例。在一个实施例中，事务描 述符300可以是用于承载事务信息的机构。在这点上，事务描述符300支持系统中事务的 标识。其他可能的用途包括跟踪默认事务排序的修改和事务与通道的关联。例如，事务描 述符300可包括全局标识符字段302、属性字段304和通道标识符字段306。在说明的示例 中，全局标识符字段302被描绘为包括本地事务标识符字段308和源标识符字段310。在一 个实施例中，全局事务标识符302对于所有未完成请求是独特的。
[0039] 根据一个实现方式，本地事务标识符字段308是由请求代理所生成的字段，并可 对于请求针对该请求代理的完成的所有未完成请求是独特的。此外，在该示例中，源标识符 310在互连层次结构中独特地标识请求方代理。由此，连同源ID 310,本地事务标识符308 字段提供了在层次结构域内的事务的全局标识。
[0040] 属性字段304指定事务的特性和关系。在这点上，属性字段304可能用于提供附加 的信息，其允许对事务的默认处理的修改。在一个实施例中，属性字段304包括优先级字段 312、保留字段314、排序字段316和无嗅探（no-snoop)字段318。这里，优先级子字段312 可由启动器修改，以对事务分配优先级。保留属性字段314被保留用于将来使用或厂商定 义的使用。使用优先级或安全属性的可能的使用模型可使用保留属性字段来实现。
[0041]在该示例中，排序属性字段316用于提供可选的信息，其传递可修改默认排序规 则的排序的类型。根据一个示例实现方式，排序属性"〇"表示默认排序规则将应用，其中排 序属性" 1"表示随意的排序，其中写入可在同一方向上传递写入，并且读取完成可在同一方 向上传递写入。嗅探属性字段318被用于确定事务是否被嗅探。如所示的，通道ID字段 306标识事务所关联的通道。
[0042] 返回到图2的讨论，链路层210,也称为数据链路层210,可充当事务层205和物理 层220之间的中间级。在一个实施例中，数据链路层210的职责是提供可靠机构以用于在 链路上的两个组件之间交换事务层分组（TLP)。数据链路层210的一侧接受由事务层205 组装的TLP，应用分组序列标识符211，即标识数量或分组数量，计算并应用误差检测代码， 即CRC 212,以及提交修改的TLP至物理层220,以用于跨越物理至外部设备的传输。
[0043] 在一个示例中，物理层220包括逻辑子块221和电学子块222,以将分组物理地传 输至外部设备。这里，逻辑子块221负责物理层221时"数字"功能。在这点上，逻辑子块 可包括传输部，用以准备发出用于由物理子块222进行传输的信息，以及接收器部，用以在 将所接收的信息传动至链路层210之前对其进行识别和准备。
[0044]物理块222包括传输器和接收器。传输器由逻辑子块221与符号一起提供，传输 器串行化该符号并将其传输至外部设备。接收器被提供有来自外部设备的串行化符号，并 将接收信号转换成位流。该位流被去串行化并提供至逻辑子块221。在一个示例实施例，采 用了 8b/10b传输代码，其中10位符号被传输/接收。这里，特殊符号用于利用帧223来构 成分组。此外，在一个示例中，接收器还提供从进入的串行流恢复的符号时钟。
[0045] 如上所述，尽管参考协议栈（诸如PCIe协议栈）的具体实施例讨论了事务层205、 链路层210和物理层220,但分层协议栈不被如此限制。实际上，任何分层协议可被包括/ 实现并采用本文讨论的特征。作为示例，表示为分层协议的端口 /接口可包括：（1)用以组 装分组的第一层，即事务层；用以排序分组的第二层，即链路层；以及用以传输分组的第三 层，即物理层。作为特定的示例，利用了如本文描述的高性能互连分层协议。
[0046] 接下来参见图4,说明了串行点对点构造的示例实施例。串行点对点链路可包括 用于传输串行数据的任何传输路径。在示出的实施例中，链路可包括两个低电压的不同驱 动的信号对：传输对406/411和接收对412/407。由此，设备405包括传输逻辑406,其用以 传输数据至设备410,以及接收逻辑407,其用以从设备410接收数据。换言之，两个传输路 径，即路径416和417,以及两个接收路径，即路径418和419,被包括在链路的某些实现方 式中。
[0047] 传输路径指代用于传输数据的任何路径，诸如传输线路、铜线路、光学线路、无线 通信信道、红外通信链路或其他通信路径。两个设备之间的连接，诸如设备405和设备410 之间的连接，被称为链路，诸如链路415。链路可支持一个通道-每个通道，其表示差分信号 对的集合（一对用于传输，一对用于接收）。为对带宽进行定标，链路可聚集多个通道，表示 为xN，其中N为任何所支持的链路宽度，诸如1、2、4、8、12、16、32、64或更宽。
[0048] 差分对可指代两个传输路径，诸如线路416和417,以传输差分信号。作为示例，当 线路416从低电压电平到高电压电平（即上升沿）进行触发时，线路417从高逻辑电平驱 动至低逻辑电平，即下降沿。差分信号可能示范更好的电特性，诸如更好的信号完整性（即 交叉耦合）、电压过冲/下冲、振铃，以及其他示例优点。这允许更好的定时窗口，其能够实 现更快的传输频率。
[0049] 在一个实施例中，提供了新的高性能互连（HPI)。HPI可包括下一代缓存一致的、 基于链路的互连。作为一个示例，HPI可被用在高性能计算平台中，诸如工作站或服务器， 其包括在其中PCIe或另一互连协议典型地被用于连接处理器、加速器、I/O设备等的系统 中。然而，HPI不被如此限制。而是，HPI可被用于本文描述的系统或平台中的任意中。此 夕卜，所开发的各个构思可被应用于其他互连和平台，诸如PCIe、MIPI、QPI等。
[0050] 为支持多个设备，在一个示例实现方式中，HPI可包括指令集体系结构（ISA)不可 知（agnostic) ( S卩，HPI能够被实现于多个不同的设备）。在另一情形中，HPI还可被用于 连接高性能I/O设备，而不仅是处理器或加速器。例如，高性能PCIe设备可通过合适的转 换桥（即HPI至PCIe)耦合于HPI。此外，HPI链路可以按各种方式（例如星形、环形、网状 等）由许多基于HPI的设备（诸如处理器）所利用。图5说明了多个可能的多插槽配置的 示例实现方式。所描绘的双插槽配置505,可包括两个HPI链路；然而，在其他实现方式中， 可利用一个HPI链路。对于更大的拓扑结构，可利用任何配置，只要标识符（ID)是可分配的 并且存在某种形式的虚拟路径，以及其他附加的或替代的特征。如所示的，在一个示例中， 四插槽配置510具有从每个处理器到另一个处理器的HPI链路。但在配置515中所示出的 八插槽实现方式中，不是每个插槽都通过HPI链路相互直接连接。然而，如果虚拟路径或通 道存在于处理器之间，则支持该配置。所支持的处理器的范围在本域中包括2-32个。通过 使用多个域或节点控制器之间的其他互连，可达到更高数量的处理器，以及其他示例。
[0051] HPI体系结构包括分层协议体系结构的定义，在某些示例中包括协议层（一致、非 一致、以及可选地，其他基于存储器的协议）、路由层、链路层和物理层。此外，HPI可进一 步包括与功率管理器（诸如功率控制单元（PCU))有关的增强、针对测试和调试（DFT)的设 计、错误处理、寄存器、安全性，以及其他示例。图5说明了示例HPI分层协议栈的实施例。 在某些实现方式中，图5说明的层中的至少某些层是可选的。每个层处理其自身级别的信 息粒度或信息量（具有分组630的协议层605a、b，具有流控制单元（flit) 635的链路层 610a、b，以及具有物理层单元（phit)640的物理层605a、b)。注意，分组在某些实施例中可 包括基于实现方式的部分流控制单元、单个流控制单元或多个流控制单元。
[0052] 作为第一示例，物理层单元640的宽度包括链路宽度到位的1对1映射（例如20 位链路宽度包括20位的物理层单元等）。流控制单元可具有更大的尺寸，诸如184、192或 200个位。注意，如果物理层单元640为20位宽度并且流控制单元635大小为184位，则其 采用物理层单元640的分数来传输一个流控制单元635 (例如采用20位下的9. 2个物理层 单元传输184位流控制单元635或20位下的采用9. 6个物理层单元传输192位流控制单 元，以及其他示例）。注意，基础链路的宽度在物理层可变化。例如，每个方向的通道的数量 可包括2、4、6、8、10、12、14、16、18、20、22、24等。在一个实施例中，链路层610 &、13能够在单 个流控制单元中嵌入不同事务的多个段，并且一个或多个报头（例如1、2、3、4)可被嵌入在 流控制单元中。在一个示例中，HPI将该报头划分成对应的隙以能够实现去往不同节点的 流控制单元中的多个消息。
[0053]在一个实施例中，物理层605a、b可负责在物理介质（电的或光的，等等）上快速 传输信息。物理链路可以是两个链路层实体（诸如层605a和605b)之间的点对点。链路 层610a、b可从上层抽取物理层605a、b并提供能力来可靠地传输数据（以及请求）并管 理两个直接连接的实体之间的流控制。链路层还可负责将物理通道虚拟化成多个虚拟通道 和消息类。协议层620a、b依赖于链路层610a、b来在将协议消息处理至物理层605a、b以 用于跨越物理链路进行传输之前，将协议消息映射至合适的消息类和虚拟通道中。链路层 610a、b可支持多个消息，诸如请求、嗅探、响应、写回、非一致数据，以及其他示例。
[0054] HPI的物理层605a、b (或PHY)可被实现在图6中说明的电学层（即连接两个组 件的电导体）之上和链路层610a、b之下。物理层和对应逻辑可驻留于每个代理上并在相 互分离的两个代理（A和B)上（例如在链路任一侧上的设备上）连接链路层。本地电学层 和远程电学层通过物理介质连接（例如导线、导体、光介质等）。在一个实施例中，物理层 605a、b具有两个主要阶段，即初始化和操作。在初始化期间，连接对链路层不透明，并且信 令可涉及定时状态和握手事件的组合。在操作期间，连接对链路层透明并且信令是在一定 速度下，其中所有通道一起操作为单个链路。在操作阶段期间，物理层将流控制单元从代理 A传输至代理B并从代理B传输至代理A。连接也称为链路，并从链路层抽取某些物理方 面，包括介质、宽度和速度，同时与链路层交换当前配置的流控制单元和控制/状态（例如 宽度）。初始化阶段包括次要阶段，例如轮询、配置。操作阶段也包括次要阶段（例如链路 功率管理状态）。
[0055] 在一个实施例中，可实现链路层610a、b，以便在两个协议或路由实体之间提供可 靠的数据传输。链路层可从协议层620a、b抽取物理层605a、b，并可负责两个协议代理（A、 B)之间的流控制，并提供虚拟通道服务给协议层（消息类）和路由层（虚拟网络）。协议层 620a、b和链路层610a、b之间的接口可典型地处于分组级。在一个实施例中，在链路层处 的最小传输单元称为流控制单元（flit)，其是指定数量的位，诸如192位或某些其他度量 衡。链路层610a、b依赖于物理层605a、b来将物理层的605a、b传输单元（物理层单元） 构成为链路层的610a、b传输单元（流控制单元）。此外，链路层610a、b可被逻辑上分为 两个部分，即发送器和接收器。一个实体上的发送器/接收器对可被连接于另一实体上的 接收器/发送器对。流控制通常以流控制单元和分组两者为基础来执行。误差检测和校正 也可能以流控制单元级为基础来执行。
[0056] 在一个实施例中，路由层615a、b可提供灵活和分布式的方法，以将HPI事务从源 路由至目的地。该方案是灵活的，因为用于多个拓扑结构的路由算法可通过在每个路由器 处的可编程路由表来指定（在一个实施例中，编程由固件、软件或其组合来执行）。路由功 能可以是分布式的；路由可通过一系列路由步骤来完成，其中每个路由步骤通过对源、中间 或目的地路由器中任一处的表的查找来定义。在源处的查找可被用于将HPI分组注入至 HPI构造。在中间路由器处的查找可被用于将HPI分组从输入端口路由至输出端口。在目 的地端口处的查找可被用于将目的地HPI协议代理作为目标。注意，在某些实现方式中，路 由层可能较薄，这是由于路由表并且因此路由算法并未按规范而被具体定义。这允许灵活 性和各种使用模型，包括要由系统实现方式所定义的灵活平台体系结构的拓扑结构。路由 层615a、b依赖于链路层610a、b，以便提供多达三个（或更多个）的虚拟网络（VN)的使 用一一在一个示例中，两个免死锁VN，即VN0和VN1，具有在每个虚拟网络中定义的若干消 息类。共享的自适应虚拟网络（VNA)可被定义于链路层中，但该自适应网络可能不直接暴 露在路由概念中，因为每个消息类和虚拟网络可具有专用的资源和保证前向进展，以及其 他特征和示例。
[0057] 在某些实现方式中，HPI可利用嵌入时钟。时钟信号可嵌入使用互连来传输的数 据中。利用嵌入数据中的时钟信号，不同的和专用的时钟通道可被省略。这可以是有用的， 例如，由于其允许专用于数据传输的更多的设备引脚，特别是在用于引脚的空间是非常珍 贵的系统中。
[0058] 链路可被建立在互连的任一侧上的两个代理之间。发送数据的代理可以是本地代 理并且接收数据的代理可以是远程代理。状态机可以被两个代理用来管理链路的各个方 面。在一个实施例中，物理层数据路径可以将流控制单元从链路层传输至电学前端。在一 个实现中，控制路径包括状态机（也称为链路训练状态机或类似物）。状态机的动作和从状 态的退出可取决于内部信号、定时器、外部信号或其他信息。实际上，某些状态，诸如少量的 初始化状态，可具有定时器，以提供超时值来退出状态。注意，在某些实施例中，检测指代检 测通道的两个支线上的事件；但不一定同时地进行。然而，在其他实施例，检测指代通过参 考代理来检测事件。作为一个示例，防反跳（debounce)指代对信号的持续断言。在一个实 施例中，HPI支持非功能通道的事件中的操作。这里，通道可落在特定状态。
[0059] 状态机中定义的状态可包括复位状态、初始化状态和操作状态，以及其他分类和 子分类。在一个示例中，某些初始化状态可具有辅定时器，其用于退出在超时上的状态（实 质上由于未能在状态中取得进展而中止）。中止可包括寄存器的更新，诸如状态寄存器。某 些状态还可具有一个或多个主定时器，其用于对状态中的主功能进行定时。其他状态可被 定义为使得内部或外部信号（诸如握手协议）驱动从该状态到另一状态的转变，以及其他 示例。
[0060] 状态机还可支持通过单个步骤的调试、对初始化中止的冻结以及测试器的使用。 这里，状态退出可被退迟/保持，直到调试软件就绪。在某些情况下，退出可被退迟/保持 直到辅助的超时。在一个实施例中，动作和退出可基于训练序列的交换。在一个实施例中， 链路状态机将运行在本地代理时钟域中并从一个状态转变至与传输器训练序列边界相符 合的下一状态。状态寄存器可被用来反映当前状态。
[0061] 图7说明了在HPI的一个示例实现方式中由代理使用的至少一部分状态机的表 示。应当理解，包括于图7的状态表中的状态包括可能状态的非穷举列表。例如，某些转变 被省略以简化示图。并且，某些状态可被组合、划分或省略，而其他状态可被增加。此类状 态可包括：
[0062] 事件复位状杰:在暖或冷复位事件上所输入的。恢复默认值。初始化计数器（例 如，同步计数器）。可退出至另一状态，诸如另一复位状态。
[0063] 定时复位状杰:用于带内复位的定时状杰。可驱动预定义电学有序集合（EOS)，因 此远程接收器能够检测EOS并也进入定时复位。接收器具有保持电学设置的通道。可退出 至代理以校准复位状态。
[0064]校准复位状杰:在没有通道上的信令(例如接收器校准状态）或关闭驱动器情况 下的校准。可以是基于定时器的状态中的预定义时间量。可设置操作速度。可充当端口未 被使能时的等待状态。可包括最小驻留时间。接收器调节或错开（stagger off)可基于设 计发生。可在超时和/或完成校准之后退出至接收器检测状态。
[0065]接收器检测状杰:检测一个或多个通道h的接收器的存在。可寻找接收器终止 (例如接收器下拉插入）。可在特定值被设置时或另一特定值未被设置时退出至校准复位 状态。如果接收器被检测到或达到超时，则可退出至传输器校准状态。
[0066]传输器校准状杰:用于传输器校准。可以是分配用于传输器校准的定时状态。可 包括通道上的信令。可连续地驱动E0S，诸如电学空闲退出有序集合（EIE0S)。当完成校准 或定时器期满时可退出至遵从性状态。如果计数器已经期满或已经出现辅助的超时，则可 退出至传输器检测状态。
[0067] 传输器检测状杰:限宙有效信令。可意识握手状态，其中代理基于远程代理信令完 成动作并退出至下一状态。接收器可限定来自传输器的有效信令。在一个实施例中，接收 器寻找唤醒检测，并且如果在一个或多个通道上防反跳，则在其他通道上寻找。传输器驱动 检测信号。响应于为所有通道完成的防反跳和/或超时或如果所有通道上的防反跳未完成 并且存在超时，则可退出至轮询状态。这里，一个或多个监视通道可保持唤醒，以对唤醒信 号防反跳。并且如果被防反跳，则可能对其他通道防反跳。这可以能够实现低功率状态中 的节电。
[0068]轮询状杰:接收器自适应,初始化漂移緩冲器并锁定位/字节（例如标识符号边 界）。通道可以被去歪斜（deskew)。远程代理可响应于应答消息来引起向下一状态（例如 链路宽度状态）的退出。轮询可通过锁定至EOS和训练序列报头来附加地包括训练序列锁 定。可以针对最高速度以第一长度以及针对慢速度以第二长度覆盖远程传输器处的通道到 通道的歪斜。去歪斜可在慢速模式以及操作模式中执行。接收器可具有对通道到通道的歪 斜进行去歪斜的特定最大值，诸如8、16或32的歪斜间隔。接收器动作可包括延迟修复。在 一个实施例中，接收器动作可在有效通道映射的成功去歪斜上完成。在一个示例中，可在利 用应答接收多个连续训练序列报头并且具有应答的多个训练序列在接收器已经完成其动 作之后被传输时实现成功的握手。
[0069]链路宽度状杰:代理与到远稈传输器的最终通道映射讲行通信。接收器接收信息 并解码。接收器可在第二结构中的先前通道映射值的检查点之后记录结构中的配置通道映 射。接收器还可利用应答（"ACK"）进行响应。可启动带内复位。作为一个示例，第一状态 启动带内复位。在一个实施例中，响应于ACK来执行退出至下一状态，诸如流控制单元配置 状态。进一步，在进入低功率状态之前，如果唤醒检测信号出现的频率降至指定值以下（例 如每个单位间隔（UI)的数量为1，诸如4K n)，则复位信号也可被生成。接收器可保持当 前的和先前的通道映射。基于具有不同值的训练序列，传输器可使用不同的通道组。在某 些实施例中，通道映射可不修改某些状态寄存器。
[0070]流棹制单元锁宙配詈状杰:当传输器和接收器已均退m至阳断链路状杰或其他链 路状态时，由传输器进入但状态被考虑退出（即辅助超时假设情况）。在一个实施例中，至 链路状态的传输器退出包括在接收轨道对齐信号之后数据序列（SDS)的开始和训练序列 (TS)边界。这里，接收器退出可基于从远程传输器接收SDS。该状态可以是从代理到链路 状态的桥。接收器标识SDS。如果SDS在去加扰器被初始化之后被接收，则接收器可退出至 阻断链路状态（BLS)(或控制窗口）。如果超时发生，退出可以到复位状态。传输器利用配 置信号驱动通道。基于条件或超时，传输器退出可以到复位、BLS或其他状态。
[0071] 传输链路状杰:链路状杰。流控制单元被发送至远程代理。可从阻断链路状态进 入并在诸如超时的事件上返回到阻断链路状态。传输器传输流控制单元。接收器接收流控 制单元。还可退出至低功率链路状态。在某些实现方式中，传输链路状态（TLS)可以被称 为L0状态。
[0072] 阳.断链路状杰:链路状杰。传输器和接收器将以统一的方式进行操作。可意识定 时状态，在此期间链路层流控制单元被拖延而物理层信息被传送至远程代理。可退出至低 功率链路状态（或基于设计的其他链路状态）。在一个实施例中，阻断链路状态（BLS)周期 性地出现。该周期被称为BLS间隔并且可被定时，以及可在慢速度和操作速度之间有所不 同。注意，可周期性地阻断链路层发送流控制单元，使得一定长度的物理层控制序列可被发 送，诸如在传输链路状态或部分宽度传输链路状态期间。在某些实现方式中，阻断链路状态 (BLS)可称为L0控制或LOc状态。
[0073] 部分宽度传输链路状杰:链路状杰。可通过进入部分宽度状态而省电。在一个实 施例中，非对称部分宽度指代具有不同的宽度的双向链路的每个方向，其可在某些设计中 被支持。启动器的示例，诸如传输器，其发送部分宽度指示以进入部分宽度传输链路状态， 在图14的示例中被示出。这里，部分宽度指示被发送，同时利用第一宽度在链路上传输，以 将链路进行转变以在新的第二宽度下进行传输。失配可导致复位。注意，速度可不改变但 宽度可改变。因此，流控制单元可能以不同的宽度被发送。可类似于逻辑地传输链路状态； 但由于存在更小的宽度，因此可花费较长时间传输流控制单元。可退出至其他链路状态，诸 如基于特定的接收和发送消息的低功率链路状态或基于其他事件的部分宽度传输链路状 态或链路阻断状态的退出。在一个实施例中，传输器端口可以交错的方式将空闲通道关闭 以提供更好的信号完整性（即噪声减轻）。这里，非可重试流控制单元，诸如空流控制单元， 可在链路宽度正改变的时段期间被利用。对应接收器可丢弃这些空流控制单元并以交错方 式关闭空闲通道，以及在一个或多个结构中记录当前的和先前的通道映射。注意，状态和相 关联的状态寄存器可保持不变。在某些实现方式中，部分宽度传输链路状态可称为部分L0 或LOp状态。
[0074]退m部分宽度传输链路状杰:退出部分宽度状态。在某些实现方式中，可使用或可 不使用阻断链路状态。在一个实施例中，传输器通过在空闲通道上发送部分宽度退出模式 以对其进行训练和去歪斜来启动退出。作为一个示例，退出模式开始于EIE0S，其被检测并 对通道准备好开始进入完全传输链路状态的信号防反跳，并可结束于空闲通道上的SDS或 快速训练序列（FTS)。在退出序列期间的任何失败（接收器动作，诸如在超时之前去歪斜未 完成）停止流控制单元传输至链路层以及断言复位，其通过在下一阻断链路状态出现时复 位链路来处理。SDS还可将通道上的加扰器/去加扰器初始化为合适的值。
[0075]低功率链路状杰:为更低功率状杰。在一个实施例中，其是比部分宽度链路状态更 低的功率，因为在该实施例中的信令在所有通道和双方向上被停止。传输器可使用阻断链 路状态以用于请求低功率链路状态。这里，接收器可解码请求并利用ACK或NAK进行响应； 否则复位可被触发。在某些实现方式中，低功率链路状态可称为L1状态。
[0076] 在某些实现方式中，状态转变可被促进以允许状态被绕过，例如，当状态的状态动 作（诸如一定的校准和配置）已被完成时。链路的先前状态结果和配置可被存储并重用于 链路的后续初始化和配置中。与重复这种配置和状态动作相反，对应状态可被绕过。然而， 实现状态绕过传统系统通常实现复杂设计和昂贵的验证逃逸。与使用传统绕过相反，在一 个示例中，HPI可利用一定状态中的短定时器，诸如在状态动作不需要被重复的情况下。这 可以潜在地允许更多一致和同步的状态机转变，以及其他可能的优点。
[0077] 在一个示例中，基于软件的控制器（如，通过用于物理层的外部控制点）可以能够 实现用于一个或多个特定状态的短定时器。例如，对于动作已被执行和存储的状态，该状态 可被短定时，以促进从该状态至下一状态的快速退出。然而，如果先前状态动作失败或无法 在短定时器持续时间内被应用，则状态退出可被执行。进一步，控制器可禁用短定时器，例 如，当状态动作应当被重新执行时。长的或默认的定时器可被设置用于每个相应状态。如 果在该状态下的配置动作无法在长定时器内被完成，则状态退出可以发生。长定时器可被 设置为合理的持续时间以便允许状态动作的完成。相反，短定时器可能是相当地更短，从而 使其在某些情况下不可能在没有参考回到先前执行状态动作的情况下执行该状态动作，以 及其他示例。
[0078] 在HPI的某些实现方式中，超序列的可被定义，每个超序列对应于相应状态或进 入/退出相应状态。超序列可包括数据集合和符号的重复序列。在某些情况下，序列可重 复，直到状态或状态转变的完成或对应事件的通信为止，以及其他示例。在某些情况下，超 序列的重复序列可根据定义的频率进行重复，诸如定义的单位间隔（UI)的数量。单位间隔 (UI)可对应于用于在链路或系统的通道上传输单个位的时间间隔。在某些实现方式中，重 复序列可开始于电学有序集合（EOS)。因此，EOS的实例可预计依据预定义的频率进行重 复。这种有序集合可被实现为定义的16字节代码，其可按十六进制格式来表示，以及其他 示例。在一个示例中，超序列的EOS可以是电学空闲有序集合（或EIEI0S)。在一个示例 中，EIE0S可类似低频率时钟信号（例如，预定义数量的重复FF00或FFF000十六进制符号， 等等）。预定义的数据集合可跟随E0S，诸如预定义数量的训练序列或其他数据。这种超序 列可被用于状态转变中，包括链路状态转变和初始化，以及其他示例。
[0079] 如以上所介绍的，在一个实施例中初始化可最初以慢速完成，之后是快速下的初 始化。慢速下的初始化将默认值用于寄存器和定时器。然后软件使用慢速链路来设立寄存 器、定时器和电学参数，并清除校准信号标（semaphore)来为快速初始化铺平道路。作为一 个示例，初始化可包括的状态或任务诸如是复位、检测、轮询和配置，以及可能其他的状态 或任务。
[0080] 在一个示例中，链路层阻断控制序列（即阻断链路状态（BLS)或LOc状态）可包 括定时状态，在此期间链路层流控制单元被拖延，而PHY信息被传送至远程代理。这里，传 输器和接收器可启动阻断控制序列定时器。并且在定时器期满时，传输器和接收器可退出 阻断状态并可采取其他动作，诸如退出至复位，退出至不同的链路状态（或其他状态），包 括允许跨越链路发送流控制单元的状态。
[0081] 在一个实施例中，链路训练可被提供并包括发送加扰训练序列、有序集合以及控 制序列中的一个或多个，诸如连同定义的超序列。训练序列符号可包括以下一个或多个：报 头、保留部分、目标延迟、对数量、物理通道映射代码参考通道或通道组、以及初始化状态。 在一个实施例中，可与ACK或NAK-起发送报头，以及其他示例。作为示例，训练序列可作 为超序列的一部分被发送并可被加扰。
[0082] 在一个实施例中，有序集合以及控制序列不被加扰或交错并被同样、同时且完全 地在所有通道上传输。有序集合的有效接收可包括检查至少一部分有序集合（或针对部分 有序集合的整个有序集合）。有序集合可包括电学有序集合（EOS)，诸如电学空闲有序集合 (EI0S)或EIE0S。超序列可包括数据序列（SDS)或快速训练序列（FTS)的开始。这种集合 和控制超序列可被预定义并可具有任何模式或十六进制表示，以及任何长度。例如，有序集 合和超序列可以是8字节、16字节或32字节等的长度。作为示例，FTS可附加地被用于在 部分宽度传输链路状态的退出期间的快速位锁定。注意，FTS定义可以是按通道的并可利 用FTS的旋转版本。
[0083] 在一个实施例中，超序列可包括在训练序列流中的EOS(诸如EIE0S)的插入。在 一个实现方式中，当信令开始时，通道以交错形式被上电。然而，这可能导致最初的超序列 在某些通道上的接收器处被截断。然而，超序列可通过短间隔（例如近似一千个单位间隔 (或?1KUI))进行重复。训练超序列可附加地被用于以下一个或多个：去歪斜、配置、以及 用于传送初始化目标、通道映射等。EIE0S可用于以下中的一个或多个：通道从非活动到活 动状态的转变、筛选良好的通道、标识符号和TS边界，以及其他示例。
[0084] 转到图8,示出了示例超序列的表示。例如，示例性检测超序列805可被定义。检 测超序列805可包括单个EIE0S (或其他EOS)的重复序列，之后是预定义数量的特定训练 序列（TS)实例。在一个示例中，EIE0S可被传输，紧接之后是TS的7个重复实例。当7个 TS中的最后一个被发送时，EIE0S可被再次发送，后面是TS的7个附加实例，等等。该序列 可根据特定预定义频率进行重复。在图8的示例中，EIE0S可在近似每一千个UI (?1KUI) 一次在通道再次出现，后面是检测超序列805的剩余部分。接收器可针对通道监视重复检 测超序列805的出现，并在验证超序列705时可推断远程代理存在、已在通道上添加（例 如，热插接）、已唤醒、或正在重新初始化，等等
[0085] 在另一示例中，另一超序列810可被定义以指示轮询、配置或环回条件或状态。如 在示例检测超序列805的情况下，可针对该轮询/配置/循环超序列810由接收器监视链 路的通道，以标识轮询状态、配置状态或环回状态或条件。在一个示例中，轮询/配置/循 环超序列810可开始于EIE0S，之后是预定义数量的TS的重复实例。例如，在一个示例中， EIE0S之后可以是三十个（31) TS实例，其中EIE0S近似在每四千个n (例如，?4KUI)进行 重复。
[0086] 进一步，在另一示例中，部分宽度传输状态（PWTS)退出超序列815可被定义。在一 个示例中，PWTS退出超序列可包括初始EIE0S，以在发送超序列中的第一完全序列之前进 行重复来预调节通道。例如，要在超序列815中重复的序列可开始于EIE0S (以近似每1KUI 重复一次）。进一步，快速训练序列（FTS)可被用来代替其他训练序列（TS)，该FTS被配置 为帮助更快的位锁定、字节锁定、以及去歪斜。在某些实现方式中，FTS可以是非加扰的，以 进一步帮助尽可能快速并且无干扰地使空闲通道活动。如在退出到链路传输状态中之前的 其他超序列的情况下，超序列815可通过发送数据序列（SDS)的开始而被中断和结束。进 一步，部分FTS (FTSp)可被发送以帮助将新通道同步至活动通道，诸如通过允许对FTSp减 去（或增加）位，以及其他示例。
[0087] 超序列，诸如检测超序列705和轮询/配置/循环超序列710等，可以潜在地基本 上遍及链路的初始化或重新初始化进行发送。在某些情况下，接收器在接收和检测特定超 序列时，可通过将相同超序列通过通道回波至传输器来响应。由传输器和接收器对特定超 序列的接收和验证可用作握手，以应答通过超序列传送的状态或条件。例如，这种握手（例 如，利用检测超序列705)可用于标识链路的重新初始化。在另一示例中，这种握手可用于 指示电复位或低功率状态的结束，导致对应通道被带回来，以及其他示例。电复位的结束可 被标识，例如，根据均传输检测超序列705的传输器和接收器之间的握手。
[0088] 在另一示例中，通道可被监视用于超序列并使用超序列，连同对通道的筛选，以用 于检测、唤醒、状态退出和进入，以及其他事件。超序列的预定义和可预测性质和形式可进 一步用于执行这种初始化任务，诸如位锁定、字节锁定、防反跳、去加扰、去歪斜、自适应、延 迟修复、协商延时、以及其他可能的用途。实际上，可针对此类事件实质上连续地监视通道， 以加速系统对此类条件的反应并处理此类条件的能力。
[0089] 在防反跳的情况下，作为各种条件的结果，可在通道上引入瞬变。例如，设备的增 加和上电可引入到通道上的瞬变。附加地，电压不规则性可表现在通道上，这是因为较差通 道质量或电学故障。在某些情况下，通道上的"反跳"可产生假阳性，诸如假EIEOS。然而， 在某些实现方式中，尽管超序列可开始于EIEOS，但所定义的超序列可进一步包括附加的数 据序列，以及EIEOS将被重复的所定义的频率。结果，即使在假EIEOS出现在通道上的情况 下，接收器处的逻辑分析器可通过验证继假EIEOS之后的数据来确定EIEOS是假阳性。例 如，如果预计的TS或其他数据并未跟随EIEOS或EIEOS并未在预定义超序列之一的预定义 频率中的特定频率内进行重复，则接收器逻辑分析器可能无法验证接收的EIEOS。由于反跳 可能在设备被增加至线路时发生在启动下，也可产生假阴性。例如，在增加至通道集合时， 设备可开始发送检测超序列705,以对链路的其他侧警告其出现，并开始链路的初始化。然 而，在通道上引入的瞬变可破坏最初的EIE0S、TS实例、以及超序列的其他数据。然而，接收 设备上的逻辑分析器可继续监视通道并标识由重复检测超序列705的新设备发送的下一 EIE0S，以及其他示例。
[0090] 在某些实现方式中，HPI链路能够操作在由嵌入时钟促进的多个速度下。例如，慢 速模式可被定义。在某些情况下，慢速模式可用于帮助附近链路的初始化。链路的校准可 涉及基于软件的控制器，其提供用于设置链路的各种校准特性的逻辑，包括该链路要使用 哪个通道、通道的配置、链路的操作速度、通道和代理的同步、去歪斜、目标延迟、以及其他 可能的特性。这种基于软件的工具可利用外部控制点来将数据增加至物理层寄存器，以控 制物理层设施和逻辑的各方面。
[0091] 链路的操作速度可能比用于链路初始化中的基于软件的控制器的有效操作速度 相当地更快。慢速模式可用于允许这种基于软件的控制器的使用，诸如在链路的初始化或 重新初始化期间，以及其他示例。慢速模式可被应用在连接接收器的通道上并且例如当链 路被接通、初始化、复位等的时候进行传输，以帮助促进链路的校准。
[0092] 在一个实施例中，时钟可被嵌入数据中，因此没有单独的时钟通道。流控制单元可 根据嵌入时钟来发送。进一步，通过通道发送的流控制单元可被加扰，以促进时钟恢复。作 为一个示例，接收器时钟恢复单元可将采样时钟递送至接收器（即接收器从数据恢复时钟 并将其用于对引入的数据进行采样）。接收器在某些实现方式中连续地适应于引入的位流。 通过对时钟进行嵌入，可潜在地减少引脚分配（pinout)。然而，在带内数据中嵌入时钟可 改变实现带内复位的方式。在一个实施例中，阻断链路状态（BLS)可在初始化之后被利用。 并且，电学有序集合超序列可在初始化期间被用来促进复位，以及其他考虑。嵌入时钟可以 是链路上的设备之间的公共的，并且公共操作时钟可在链路的校准和配置期间被设置。例 如，HPI链路可参考具有漂移缓冲器的公共时钟。这种实现方式可相比非公共参考时钟中 所使用的弹性缓冲器实现更低的延迟，以及其他可能的优点。进一步，参考时钟分布段可被 匹配到指定限度内。
[0093] 如上所述，HPI链路可以能够操作在多个速度下，包括用于默认上电、初始化等的 "慢速模式"。每个设备的操作（或"快速"）速度或模式可由BIOS静态设置。链路上的公 共时钟可基于链路的任一侧上的每个设备的相应操作速度来配置。例如，链路速度可基于 两个设备操作速度中较慢的一个，以及其他示例。任何操作速度改变可通过暖或冷复位来 实现。
[0094] 在某些示例中，在上电时，链路利用例如lOOMT/s的传输速率初始化为慢速模式。 然后软件对链路的操作速度设立两侧并开始初始化。在其他情况下，边带机构可被用来设 立链路，包括链路上的公共时钟，例如在慢速模式不存在或不可用的情况下。
[0095] 在一个实施例中，慢速模式初始化阶段可使用与操作速度相同的编码、加扰、训练 序列（TS)、状态等，但可能具有更少的特征（例如，没有电学参数设立，没有自适应，等等）。 慢速模式操作阶段还可以潜在地使用相同的编码、加扰等（尽管其他实现方式可能不使 用），但可以相比于操作速度具有更少的状态和特征（例如，没有低功率状态）。
[0096] 进一步，可利用设备的本地锁相环（PLL)时钟频率实现慢速模式。例如，HPI可支 持仿真慢速模式而不改变PLL时钟频率。尽管某些设计可对慢速和快速使用单独的PLL，但 在HPI的某些实现方式中，仿真慢速模式可通过允许PLL时钟在慢速模式期间运行在相同 的快速操作速度下来实现。例如，发送器可通过多次重复位来仿真更慢的时钟信号，以便仿 真慢速高时钟信号以及然后仿真慢速低时钟信号。然后接收器可过采样接收信号，以定位 由重复位所仿真的边缘并标识该位。在该实现方式中，共享PLL的端口可共存于慢速和快 速下。
[0097] 在HPI的某些实现方式中，链路上通道的自适应可被支持。物理层可既支持接收 器自适应又支持传输器或发送器自适应。利用接收器自适应，通道上的传输器可发送采样 数据至接收器，接收器逻辑可处理该采样数据以标识通道的电学特性以及信号的质量上的 缺点。接收器然后可对通道的校准进行调整以基于接收的采样数据的分析来优化通道。在 传输器自适应的情况下，接收器可再次接收采样数据并开发描述通道的质量的度量，但在 这种情况下将该度量传送至传输器（例如，利用反向信道，诸如软件、硬件、嵌入式、边带或 其他信道），以允许传输器基于反馈对通道进行调整。
[0098] 由于链路上的设备均可运行在相同参考时钟（例如，ref elk)下，弹性缓冲器可 被省略（任何弹性缓冲器可被绕过或用作具有最低可能延迟的漂移缓冲器）。然而，相位调 整或漂移缓冲器可被用于每个通道上，以将相应接收器位流从远程时钟域传输至本地时钟 域。漂移缓冲器的延迟可足以处理来自电学规范（例如，电压、温度、由参考时钟路由失配 引入的残余SSC，等等）中所有来源的漂移的总和，但是尽可能小以降低传输延时。如果漂 移缓冲器过浅，则可能产生漂移误差并且其表现为一系列CRC误差。因此，在某些实现方式 中，可提供漂移警告，其在实际漂移误差出现之前可启动物理层复位，以及其他示例。
[0099] HPI的某些实现方式可支持运行在相同标称参考时钟频率但具有ppm差异的两 侦k在这种情况下，可能需要频率调整（或弹性）缓冲器并可在扩展BLS窗口期间或在将 周期性出现的特殊序列期间对其进行重新调整，以及其他示例。
[0100] 利用HPI的某些系统和设备可以是确定性的，使得其事务和与其他系统的交互 (包括通过HPI链路的通信）与系统或设备上的特定事件同步。这种同步可根据对应于确 定性事件的轨道对齐点或信号而发生。例如，轨道对齐信号可用于将状态转变（包括到链 路传输状态中的进入）与设备上的其他事件同步。在某些情况下，同步计数器可被用于保 持与设备的轨道对齐的对齐。例如，每个代理可包括本地同步计数器，其由轨道对齐信号 所初始化（即，对于处于同步的所有代理/层是公共和同时的（除固定的歪斜外））。该同 步计数器可正确地计数对齐点，即使在下电或低功率状态（例如，L1状态）中，并可用于对 初始化过程计时（在复位或L1退出之后），包括包含于在初始化期间所利用的超序列中的 EIEOS(或其他EOS)的边界（即，开始或结束）。这种超序列可以是固定大小，并大于最大 可能的链路上延迟。超序列中的EIE0S-TS边界因此可用作针对远程同步计数器值的代理。
[0101] 进一步，HPI可支持主从模型，其中确定性主设备或系统可根据其自身的轨道对齐 时刻，驱动与另一设备交互的定时。进一步，在某些示例中，主主确定性可被支持。主主或 主从确定性可保证两个或更多个链路对可以在链路层及以上处于锁定步骤中。在主主确定 性中，每个方向的从初始化的退出可由相应传输器控制。例如，在主从确定性的情况下，主 代理可通过使从传输器初始化退出等待其接收器退出初始化来控制链路对的确定性（即， 在两个方向上），以及其他可能的示例和实现方式。
[0102] 在某些实现方式中，同步（或"sync"）计数器可被利用，连同保持HPI环境的确定 性。例如，同步计数器可被实现，以计数定义量，诸如256或512UI。该同步计数器可由异步 事件所复位并可从此（利用翻转）连续地计数（可能甚至在低功率链路状态期间）。基于 引脚的复位（例如，上电复位，暖复位）可以是复位同步计数器的同步事件，以及其他示例。 在一个实施例中，这些事件可出现在两侧，具有的偏斜少于（并且在许多情况下，远少于） 同步计数器值。在初始化期间，在训练超序列的训练序列之前的传输退出有序集合（例如， EIE0S)的开始可与同步计数器的复位值（例如，同步计数器翻转）对齐。这种同步计数器 可保持在链路上的每个代理处，以便通过保持通过特定链路的流控制单元传输的恒定延迟 来保留确定性。
[0103] 控制序列和代码，以及其他信号，可与轨道对齐信号同步。例如，EIE0S序列、BLS 或LOc窗口（以及所包括的代码）、SDS等可被配置为被同步至轨道对齐。进一步，同步计 数器可根据外部信号被复位，外部信号诸如是来自设备的轨道对齐信号，以便本身与轨道 对齐同步，以及其他示例。
[0104] 链路上的两个代理的同步计数器可被同步。链路的复位、初始化或重新初始化可 包括同步计数器的复位，以将同步计数器与彼此和/或外部控制信号（例如，轨道对齐信 号）进行重对齐。在某些实现方式中，同步计数器仅可通过到复位状态中的进入而被复位。 在某些情况下，确定性可被保持，诸如在到L0状态的返回中，而不需要同步计数器的复位。 相反，其他信号已被调谐为轨道对齐或其他确定性事件可用作用于复位的代理。在某些实 现方式中，EIE0S可用于确定性状态进入中。在某些情况下，EIE0S的边界和超序列的初始 TS可用于标识同步时刻并同步链路上的代理之一的同步计数器。例如，EIEOS的结束可被 用于避免瞬变破坏EIE0S的开始边界的可能性，以及其他示例。
[0105] 在HPI的某些实现方式中也可提供延迟修复。延迟不仅包括由用于流控制单元的 通信的传输线所引入的延迟，还包括由链路其他侧上的代理进行的处理所产生的延迟。通 道延迟可在链路初始化期间被确定。进一步，还可确定延迟上的改变。根据所确定的延迟， 延迟修复被启动，以补偿这种改变并将为通道所预计的延迟返回到恒定的、预计值。在通道 上保持一致的延迟对在某些系统中保持确定性是关键的。
[0106] 在某些实现方式中，延迟可在接收器链路层处使用延迟缓冲器连同确定性被修复 为编程值，以及通过开始对同步计数器翻转的检测（例如，通过发送检测超序列）来使能。 因此，在一个示例中，轮询和配置中所传输的EIE0S(或其他EOS)可发生于同步计数器翻 转。换言之，EIE0S可与同步计数器精确对齐，使得同步EIE0S(或其他EOS)可用作代理， 在某些情况下，用于同步计数器值本身，至少连同一定的延迟修复活动。例如，接收器可将 足够的延迟增加至所接收的EIE0S，使得其在物理层-链路层接口处满足规定的目标延迟。 作为示例，如果目标延迟为96W并且去歪斜之后接收器EIE0S处于同步计数son，则延迟 的16n可被增加。本质上，假定EIE0S的同步，通道延迟可基于EIE0S已知要被发送时（例 如，在特定同步计数器值下）和EIE0S被接收时之间的延时来确定。进一步，延迟可利用 EIE0S来修复（例如，通过将延迟增加至EIE0S的传输，以保持目标延迟等）。
[0107] 延迟修复可用于确定性的情境内，以允许外部实体（诸如提供轨道对齐信号的实 体）在两个方向上跨越链路同步两个代理的物理状态。此特征可用于例如现场调试问题并 用于支持锁定步骤行为。因此，该实现方式可包括一个或多个信号的外部控制，其可使物理 层转变至两个代理上的传输链路状态（TLS)。具有确定能力的代理可退出TS边界上的初 始化，在信号被断言时或之后，其还可能清除流控制单元边界。主从确定性可允许主机载两 个方向上跨越链路同步主代理和从代理的物理层状态。如果被使能，从传输器从初始化的 退出可取决于（例如，跟随或与其相协调）其接收器从初始化的退出（除基于确定性的其 他考虑之外）。具有确定性能力的代理可另外拥有用于进入清洁的流控制单元上的BLS或 LOc窗口的功能，以及其他示例。
[0108] 通过使用延迟缓冲器在接收器链路层处将延迟修复至编程值，当用于将ATE上的 测试模式与控制物理和链路层状态的测试下设备（DUT)进行同步时，确定性还可称为自动 测试设备（ATE)。
[0109] 在某些实现方式中，HPI中的确定性可包括促进一个代理基于确定性信号确定和 应用延迟的能力。主机可发送目标延迟的指示至远程代理。远程代理可确定通道上的实际 延迟并应用延时来调整延迟，以满足目标延迟（例如，在TS中所标识的）。调整延时或延 迟可帮助促进在轨道对齐点处到链路传输状态的最终同步进入。延迟值可由主机传送到从 机，例如，在超序列的TS有效载荷中。延迟可指定特定数量UI，其是为该延时确定的。从机 可基于确定的延时来延时进入到状态中。该延时可例如被用于促进测试，以在链路的通道 上交错LOc间隔，以及其他示例。
[0110] 如上所述，状态退出可根据轨道对齐点而发生。例如，SDS可被发送以中断状态， 超序列可驱动从该状态到另一状态的转变。SDS的发送可被定时，以与轨道对齐点相符合， 并且在某些情况下，响应于轨道对齐信号。在其他情况下，SDS的发送可基于同步计数器值 或同步至轨道对齐的其他信号来与轨道对齐点相同步。SDS可在超序列中的任何点处被发 送，在某些情况下，中断超序列的特定TS或EIEOS等。这可保证具有很少延时的状态转变， 同时保持与轨道对齐点的对齐，以及其他示例。
[0111] 在某些实现方式中，HPI可支持具有宽度的流控制单元，其在某些情况下不是标称 通道宽度的倍数（例如使用192位的流控制单元宽度和20个通道，仅作为说明性示例）。事 实上，在允许部分宽度传输状态的实现方式中，通过其传输流控制单元的通道的数量可能 波动，甚至在链路寿命期间。例如，在某些情况下，流控制单元宽度在一个瞬间可能是活动 通道数量的倍数，但在另一瞬间可能不是活动通道数量的倍数（例如，随着链路改变状态 和通道宽度）。在通道数量不是当前通道宽度的倍数的情况下，（例如，20个通道上的192 位的流控制单元宽度的示例），在某些实施例中，连续流控制单元可被配置为被传输以在通 道上重叠，从而由此保留带宽（例如，传输在20个通道上重叠的五个连续192位流控制单 元）。
[0112] 图10说明了在多个通道上重叠的连续流控制单元的传输的表示。例如，图10示 出了通过20个通道链路所发送的五个重叠192位流控制单元的表示（由列0-19表示的 通道）。图10的每个单元表示包括在通过仙1跨度所发送的流控制单元中的相应"半字节 (nibble) "或四个位的分组（例如，位4n+3 :4n)。例如，192位流控制单元可被划分成48个 四位半字节。在一个示例中，半字节〇包括位0-3,半字节1包括位4-7等。半字节中的位 可被发送以便进行重叠或被交织（例如，"扰乱（swizzle)"），使得流控制单元的更高优先 级字段被更早地呈现，误差检测属性（例如，CRC)被保持，以及其他考虑。事实上，扰乱方 案还可提供的是某些半字节（以及其相应位）被无序发送（例如，如图10和11的示例中 那样）。在某些实现方式中，扰乱方案可取决于链路层的体系结构和链路层中使用的流控制 单元的格式。
[0113] 具有不是活动通道倍数的长度的流控制单元的位（或半字节）可被扰乱，诸如根 据图10的示例。例如，在第一仙1期间，半字节1，3, 5, 7,9,12,14,17,19, 22, 24, 27, 29, 32， 34, 37, 39,42,44 和 47 可被发送。半字节 0, 2,4,6,8,11，13,16,18, 21，23, 26, 28, 31，33， 36,38,41，43和46可在下一仙1期间被发送。在仍8-11中，仅8个半字节保留于第一流 控制单元。第一流控制单元的最终半字节（即，10,15, 20, 25, 30,40,45)可与第二流控制 单元的第一半字节（§卩，半字节2,4,7,9，12，16,20,25,30,35,40,45)同时发送，使得第一 和第二流控制单元重叠或被扰乱。利用该技术，在当前示例中，五个完整的流控制单元可在 48W中被发送，其中每个流控制单元通过分数9. 6W周期被发送。
[0114] 在某些情况下，扰乱可产生周期性的"清洁的"流控制单元边界。例如，在图10的 示例中，开始的5个流控制单元边界（第一流控制单元的顶行）还可称为清洁的流控制单 元边界，因为所有通道均从相同流控制单元传输开始的半字节。代理链路层逻辑可被配置 为标识通道的扰乱并可从扰乱的位重构流控制单元。另外，物理层逻辑可包括用于基于当 时使用的通道数量标识何时以及如何扰乱流控制单元数据的流的功能。事实上，在从一个 链路宽度状态至另一个的转变中，代理可将自身配置为标识数据流的扰乱将如何被采用。 事实上，链路的两侧可标识将被用于扰乱数据流的方案以便标识链路宽度状态转变如何将 影响该流。在某些实现方式，为了促进在流控制单元的交错边缘处的链路宽度状态转变，部 分FTS(FTSp)的长度可被修整，使得信令退出被同步，以及其他示例。进一步，物理层逻辑 可被配置为保持确定性，而不管由扰乱所产生的交错流控制单元边界如何，以及其他特征。
[0115] 如上所述，链路可在通道宽度之间转变，在某些情况下操作于原始的或完全的宽 度，并稍后转变为利用更少通道的部分宽度（以及从其转变）。在某些情况下，流控制单元 的定义宽度可以是由通道数量可除的。例如，图11的示例说明了这样的一个示例，其中先 前示例的192位流控制单元通过8通道链路来传输。如图11所表示的，192位流控制单元 的4位半字节可通过8通道均匀地分布和传输（即，由于192是8的倍数）。事实上，当操 作于8通道部分宽度时，单个流控制单元可通过24UI来发送。进一步，每个流控制单元边 界在图11的示例中可以是清洁的。尽管清洁的流控制单元边界可简化状态转变、确定性和 其他特征，允许扰乱和偶然的交错流控制单元边界可允许链路上浪费带宽的最小化。
[0116] 另外，尽管图11的示例将通道0-7示为在部分宽度状态中保持活动的通道，但8 通道的任何集合可以潜在地被使用。还要注意，上述示例仅出于说明的目的。流控制单元 可以潜在地被定义为具有任何宽度。链路还可以潜在地具有任何链路宽度。进一步，系统 的扰乱方案可根据流控制单元的格式和字段、系统中优选的通道宽度来灵活构成，以及其 他考虑和示例。
[0117] 假设延迟未在链路层处产生延迟修复误差或超时，HPI PHY逻辑层的操作可独立 于底层传输介质，以及其他考虑。
[0118] 外部接口可提供于HPI中，以帮助物理层的关联。例如，外部信号（来自引脚、熔 线、其他层）、定时器、控制和状态寄存器可被提供。输入信号可在任何时间相对于PHY状态 进行改变，但将由物理层在相应状态中的特定点所观测。例如，改变的对齐信号（如以下介 绍的）可被接收，但在链路已进入传输链路状态之后没有效果，以及其他示例。类似地，命 令寄存器值可由物理层实体仅在特定点按时观测。例如，物理层逻辑可获取该值的快照并 将其用于后续操作中。因此，在某些实现方式中，对命令寄存器的更新可与特定时间段的有 限子集（例如，在传输链路状态中或保持在复位校准中时，在慢速模式传输链路状态中）相 关联，以避免异常行为。
[0119] 由于状态值跟踪硬件改变，所读取的值可取决于其何时被读取。然而，某些状态 值，诸如链路映射、延迟、速度等，可在初始化之后不改变。例如，重新初始化（或低功率链 路状态（LPLS)或LI状态，退出）是可使其改变的仅有的原因（例如，TLS中的硬通道故障 可能不导致链路的重新配置，直到重新初始化被触发，以及其他示例）。
[0120] 接口信号可包括在物理层行为外部但影响物理层行为的信号。作为示例，该接口 信号可包括编码和计时信号。接口信号可以是设计特定的。这些信号可以是输入或输出。 某些接口信号，诸如所称的信号标（semaphore)并且前缀为EO,以及其他示例，可以每断言 边缘活动一次，即，其可被取消断言并然后重新断言以再次生效，以及其他示例。例如，表1 包括示例功能的示例列表：

【权利要求】
1. 一种装置，包括： 同步计数器；以及 分层栈，其包括物理层逻辑、链路层逻辑和协议层逻辑，其中该物理层逻辑用于： 将该同步计数器的复位同步至外部确定性信号；以及 将到链路传输状态中的进入与该确定性信号同步。
2. 根据权利要求1的装置，其中该物理层逻辑进一步用于使用一个或多个超序列来初 始化数据链路。
3. 根据权利要求2的装置，其中该到链路传输状态中的进入用于与发送以结束该数据 链路的初始化的数据序列的开始（SDS)相符合。
4. 根据权利要求3的装置，其中该SDS用于根据该确定性信号来被发送。
5. 根据权利要求4的装置，其中每个超序列包括相应的重复序列，其包括电学空闲退 出有序集合和相应数量的训练序列。
6. 根据权利要求5的装置，其中该SDS用于中断该超序列。
7. 根据权利要求2的装置，其中该超序列均包括相应的重复序列，其包括至少一个电 学空闲退出有序集合（EIEOS)和相应数量的训练序列。
8. 根据权利要求7的装置，其中该超序列的EIEOS用于被发送以便与同步计数器相符 合。
9. 根据权利要求8的装置，其中该物理层逻辑进一步用于基于接收的EIEOS来与确定 性间隔同步。
10. 根据权利要求9的装置，其中基于接收的EIEOS与确定性间隔同步包括标识该接收 的EIEOS的结束边界。
11. 根据权利要求10的装置，其中该结束边界用以被用于同步该到链路传输状态中的 进入。
12. 根据权利要求10的装置，其中该结束边界用以被用于同步从部分宽度链路传输状 态的退出。
13. 根据权利要求2的装置，其中该物理层逻辑进一步用于生成特定超序列并发送该 特定超序列以与该确定性信号同步。
14. 根据权利要求的装置1，其中该物理层逻辑用于指定与远程代理的目标延迟，其中 该远程代理用于使用该目标延迟来应用延时以将实际延迟调整至目标延迟。
15. 根据权利要求14的装置，其中该目标延迟用于在训练序列的有效载荷中被传送。
16. 根据权利要求1的装置，其中该确定性信号包括用于设备的轨道对齐信号。
17. 根据权利要求1的装置，其中该物理层逻辑进一步用于将通过串行数据链路发送 的链路层数据流中嵌入的周期性控制窗口与该确定性信号同步，其中该控制窗口被配置用 于在链路传输状态期间交换物理层信息。
18. 根据权利要求17的装置，其中该物理层信息包括用于在数据链路上启动状态转变 时使用的信息。
19. 根据权利要求17的装置，其中控制窗口根据定义的控制间隔来被嵌入，并且控制 间隔至少部分地基于确定性信号。
20. -种方法，包括： 将同步计数器的复位与外部确定性信号同步； 使用一个或多个超序列来初始化数据链路；以及 将到链路传输状态中的进入与该确定性信号同步，其中该到链路传输状态中的进入用 于在该数据链路的初始化初始化之后发生。
21. 根据权利要求20的方法，进一步包括将该超序列在该数据链路的初始化期间发 送至连接到该数据链路的远程代理，并且该超序列的至少一个元素用于与该确定性信号同 步。
22. 根据权利要求21的方法，其中该元素包括EIEOS。
23. 根据权利要求22的方法，其中每个超序列包括相应的重复序列，其至少包括EIEOS 和相应数量的训练序列。
24. 根据权利要求20的方法，进一步包括在该链路传输状态中发送链路层流控制单元 的流。
25. 根据权利要求24的方法，进一步包括将要嵌入流中的周期性控制窗口与该确定性 信号同步，其中该控制窗口被配置用于在该链路传输状态期间交换物理层信息。
26. 根据权利要求20的方法，进一步包括发送延时信息至连接到该数据链路的远程代 理，其中该延时对应于该确定性信号。
27. -种系统，包括： 第一设备；以及 第二设备，其使用串行数据链路通信地耦合于该第一设备，该第二设备与外部确定性 信号相关联并且包括物理层模块，该物理层模块由至少一个处理器执行，以： 使用一个或多个超序列来初始化数据链路，其中该超序列的至少一个元素用于与该确 定性信号同步；以及 将到链路传输状态中的进入与该确定性信号同步，其中该到链路传输状态中的进入用 于在该数据链路的初始化之后发生。
28. 根据权利要求27的系统，其中该第一设备包括微处理器。
29. 根据权利要求28的系统，其中该第二设备包括第二微处理器。
30. 根据权利要求28的系统，其中该第二设备包括图形加速器。
31. 根据权利要求27的系统，其中该第一设备包括物理层逻辑，用于： 将该第一设备的同步计数器的复位与该外部确定性信号同步；以及 将该到链路传输状态中的进入与该确定性信号同步。
32. 根据权利要求31的系统，其中该第一设备的物理层逻辑进一步用于基于该一个或 多个超序列参与该数据链路的初始化。
33. -种装置，包括： 分层栈，其包括物理层逻辑、链路层逻辑和协议层逻辑，其中该物理层逻辑用于： 标识用于串行数据链路的目标延迟； 通过该数据链路接收与关联于该数据链路的同步计数器相同步的数据序列，以及 使用该数据序列保持目标延迟。
34. 根据权利要求33的装置，其中数据序列包括超序列，以包括重复序列，其中该序列 用于以定义频率进行重复。
35. 根据权利要求34的装置，其中该序列包括电学空闲退出有序集合（EIEOS)。
36. 根据权利要求35的装置，其中该序列用于开始于EIE0S，之后是预定义数量的训练 序列。
37. 根据权利要求36的装置，其中该训练序列中的至少一个包括标识目标延迟的数 据。
38. 根据权利要求36的装置，其中该序列的至少一部分用于使用伪随机二进制序列 (PRBS)来加扰。
39. 根据权利要求33的装置，其中该物理层逻辑进一步用于基于该数据序列的接收来 确定该数据链路的实际延迟。
40. 根据权利要求39的装置，其中该物理层逻辑进一步用于确定实际延迟与目标延迟 的偏差。
41. 根据权利要求40的装置，其中该物理层逻辑进一步用于使该偏差被校正。
42. -种装置，包括： 分层栈，其包括物理层逻辑、链路层逻辑和协议层逻辑，其中该物理层逻辑用于： 确定要通过包括一定数量的通道的串行数据链路发送的流控制单元的宽度是否是通 道数量的倍数，以及 通过该串行数据链路传输该流控制单元，其中两个流控制单元用于被发送以便当该流 控制单元的宽度不是通道数量的倍数时在该通道上重叠。
43. 根据权利要求42的装置，其中重叠包括通过该一定数量的通道的第一部分发送两 个流控制单元中的第一个的一个或多个位，同时通过该一定数量的通道的第二部分发送两 个流控制单元中的第二个的一个或多个位。
44. 根据权利要求42的装置，其中该流控制单元的至少某些位用于被无序传输。
45. 根据权利要求42的装置，其中当流控制单元的宽度是通道数量的倍数时，流控制 单元不重叠。
46. 根据权利要求42的装置，其中该流控制单元的宽度包括192位。
47. 根据权利要求46的装置，其中该一定数量的通道在至少一个链路传输状态中包括 20个通道。
48. 根据权利要求42的装置，其中该物理层逻辑进一步用于转变至包括第二数量的通 道的不同的新链路宽度。
49. 根据权利要求48的装置，其中该物理层逻辑进一步用于确定流控制单元的宽度是 否是通道的第二数量的倍数。
50. 根据权利要求48的装置，其中该转变用于与非重叠流控制单元边界对齐。
51. -种装置，包括： 分层栈，其包括物理层逻辑、链路层逻辑和协议层逻辑，其中： 该物理层协议用于通过串行数据链路接收包括流控制单元的集合的位流，其中流控制 单元的集合中的至少两个流控制单元的相应部分在数据链路的通道上被同时发送，以及 该链路层逻辑用于从接收的位流重构该流控制单元的集合。
52. 根据权利要求51的装置，其中流控制单元的集合的一部分具有重叠边界。
53. 根据权利要求52的装置，其中重叠边界包括通过该一定数量的通道的第一部分发 送两个流控制单元中的第一个的一个或多个最终位，同时通过该一定数量的通道的第二部 分发送两个流控制单元中的第二个的一个或多个开始位。
54. 根据权利要求51的装置，其中该流控制单元的宽度不是该数据链路的通道数量的 倍数。
55. 根据权利要求54的装置，其中该流控制单元的宽度包括192位并且该一定数量的 通道包括20个通道。
56. 根据权利要求51的装置，其中该流控制单元的至少一部分位被无序传输。
57. -种装置，包括： 物理层（PHY)，其配置为被耦合到链路，该链路包括第一数量的通道，其中该PHY用于 进入环回状态，并且其中该PHY在驻留于该环回状态中时，用于在该链路上注入专门的模 式。
58. -种装置，包括： 物理层（PHY)，其配置为被耦合到链路，该链路包括第一数量的通道，其中该PHY包括 同步（sync)计数器，并且其中该PHY用于传输与关联于训练序列的同步计数器对齐的电学 空闲退出有序集合（EIEOS)。
59. 根据权利要求58的装置，其中来自该同步计数器的同步计数器值在每个训练序列 期间不被交换。
60. 根据权利要求58的装置，其中与该同步计数器的EIEOS对齐用于充当用于在每个 训练序列期间交换来自该同步计数器的同步计数器值的代理。
61. -种装置，包括： 物理层（PHY)，其配置为耦合到链路，该PHY包括PHY状态机，以在多个状态之间转变， 其中该PHY状态机能够基于握手事件从第一状态转变至第二状态以及基于主定时器事件 将PHY从第三状态转变至第四状态。
62. 根据权利要求61的装置，其中该PHY状态机能够基于主定时器事件连同辅定时器 事件将PHY从第五状态转变至第六状态。
【文档编号】G06F13/38GK104487958SQ201380017285
【公开日】2015年4月1日 申请日期:2013年3月27日 优先权日:2012年10月22日
【发明者】V·艾尔, D·S·朱, J·维利, R·G·布兰肯施普 申请人:英特尔公司