一种低负载镜像加法器的制造方法
【专利摘要】本发明公开了一种低负载镜像加法器，包含进位输入端口C1、n位加数二进制输入端口A1…An、n位被加数二进制输入端口B1…Bn、n+1位二进制输出端口S1…Sn+1、第一单独反相器、第二单独反相器、n个PGTX产生电路，1个n级进位产生电路和n个求和电路，n为大于等于2的整数，本发明在产生高位进位的同时产生低位进位，使得加法运算负载少，运算快，且在版图布局时所需MOS管数很少，布局简单。
【专利说明】—种低负载镜像加法器
【技术领域】
[0001]本发明涉及计算机领域，尤其涉及一种低负载镜像加法器。
【背景技术】
[0002]加法器是产生数的和的装置；在计算机系统中，加法运算是一切算术运算的核心；因此如何提高加法运算的速度是业内人士所共同追求的目标。
[0003]镜像加法器利用其进位信号的逻辑表达式
[0004]C0； ο = G0+P 0Ci； ο
[0005]Col = GJP1Gc^P1P0Ci, 0
[0006]C0；2 = GfP2GAP2P1Gc^P2P1P0Cii0 (1.1)
[0007]和进位信号的对偶逻辑表达式
[0008]C0,0 = G0+P0Ci；0
[0009]Ctu = GjP1Gc^P1P0Cii0
[0010]C0；2 = GfP2GAP2P1Gc^P2P1P0Cii0 (1.2)
[0011]以CMOS电路实现进位的快速产生。
[0012]但是，该电路是有比逻辑，这也就意味着要正确实现逻辑功能，要求PMOS的驱动能力弱于NMOS ;为了尽快的产生进位，PMOS需要采用较大的尺寸，NMOS则需要采用更大的尺寸，产生恶性循环。在0.6V超低电压下，驱动能力严重不足，随着运算位数的增加，信号翻转变得越来越迟钝。
【发明内容】
[0013]本发明所要解决的技术问题是针对【背景技术】的缺陷，提供一种低负载镜像加法器。
[0014]本发明为解决上述技术问题采用以下技术方案:
[0015]—种低负载镜像加法器，包含进位输入端口 Cpn位加数二进制输入端口 Α^..Αη、η位被加数二进制输入端口 ?ν..Βη、η+1位二进制输出端口 S^..Sn+1、第一单独反相器、第二单独反相器、η个PGTX产生电路，I个η级进位产生电路和η个求和电路，η为大于等于2的整数；
[0016]所述PGTX产生电路包含第一至第二 PGTX输入端口、第一至第四PGTX输出端口、第一至第二 PGTX或非门、第一至第二 PGTX与非门、以及第一至第二 PGTX反相器，其中:
[0017]所述第一 PGTX或非门的两个输入端分别与第一 PGTX输入端口、第二 PGTX输入端口相连，输出端与第一 PGTX反相器的输入端相连；
[0018]所述第一 PGTX反相器的输出端与第一 PGTX输出端口相连；
[0019]所述第一 PGTX与非门的两个输入端分别与第一 PGTX输入端口、第二 PGTX输入端口相连，输出端与第二 PGTX反相器的输入端相连；
[0020]所述第二 PGTX反相器的输出端与第四PGTX输出端口相连；
[0021]所述第二 PGTX与非门的两个输入端分别与第一 PGTX反相器的输出端、第一 PGTX与非门的输出端相连，输出端与第二 PGTX输出端口相连；
[0022]所述第二 PGTX或非门的两个输入端分别与第一 PGTX或非门的输出端、第二 PGTX反相器的输出端相连，输出端与第三PGTX输出端口相连；
[0023]所述求和电路包含第一至第四求和PM0S、第一至第四求和NM0S、第一至第四求和输入端口、以及求和输出端口，其中:
[0024]所述第一求和PMOS的源极接工作电压、栅极与第一求和输入端口相连、漏极与第三求和PMOS的源极相连；
[0025]所述第二求和PMOS的源极接工作电压、栅极与第二求和输入端口相连、漏极与第四求和PMOS的源极相连；
[0026]所述第三求和PMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连；
[0027]所述第四求和PMOS的栅极与第四求和输入端口相连、漏极与求和输出端口相连；
[0028]所述第一求和NMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连、源极与第三求和NMOS的漏极相连；
[0029]所述第二求和NMOS的栅极与第一求和输入端口相连、漏极与求和输出端口相连、源极与第四求和NMOS的漏极相连；
[0030]所述第三求和NMOS的栅极与第四求和输入端口相连、源极接地；
[0031]所述第四求和NMOS的栅极与第二求和输入端口相连、源极接地；
[0032]所述第一单独反相器的输入端与进位输入端口 C1相连、输出端与第二单独反相器的输入端相连；
[0033]所述η级进位产生电路包含η个进位产生组、η个T信号输入端口 ！>..!；、η个X信号输入端口 Xi…xn、η个P信号输入端口 P1η个G信号输入端口 G1…Gn、单独进位PMOS以及单独进位NM0S，其中:
[0034]所述进位产生组包含第一至第二进位PM0S、第一至第二进位NM0S、以及第一至第二进位反相器，所述第二进位PMOS的源极接工作电压、漏极与第一进位PMOS的漏极相连，所述第二进位NMOS的源极接地、漏极与第一进位NMOS的漏极相连，所述第一 PMOS的漏极分别与第一 NMOS的漏极、第一进位反相器的输入端相连,所述第一进位反相器的输出端与第二进位反相器的输入端相连；
[0035]第I个进位产生组的第一进位PMOS的源极与单独进位PMOS的漏极相连、第一进位NMOS的源极与单独进位NMOS的漏极相连，所述单独进位PMOS的源极接工作电压、栅极与进位输入端口 C1相连，所述单独进位NMOS的源极接地、栅极与进位输入端口 C1相连；
[0036]第I个进位产生组的第一进位PMOS的栅极与T信号输入端口 T1相连、第二进位PMOS的栅极与X信号输入端口 X1相连、第一进位NMOS的栅极与P信号输入端口 P1相连、第二进位NMOS的栅极与G信号输入端口 G1相连；
[0037]第η个进位产生组的第二进位PMOS的漏极与第二进位NMOS的漏极相连，第η个进位产生组的第一进位反相器的输出端与二进制输出端口 Sn+1相连；
[0038]对于每个大于等于2且小于等于η的整数k，第k个进位产生组的第一进位PMOS的源极与第k-Ι个进位产生组的第二进位PMOS的漏极相连、第一进位NMOS的源极与第k_l个进位产生组的第二进位NMOS的源极相连、第一进位PMOS的栅极与T信号输入端口 Tk相连、第二进位PMOS的栅极与X信号输入端口 Xk相连、第一进位NMOS的栅极与P信号输入端口 Pk相连、第二进位NMOS的栅极与G信号输入端口 Gk相连；
[0039]第I个PGTX产生电路的第一 PGTX输入端口、第二 PGTX输入端口分别与加数二进制输入端口 A1、被加数二进制输入端口 B1相连，第I个PGTX产生电路的第一至第四PGTX输出端口分别与所述η级进位产生电路的X信号输入端口 Xp T信号输入端口 ！\、P信号输入端口 P1'G信号输入端口 G1 ；
[0040]第I个求和电路的第一求和输入端口与第I个PGTX产生电路的第三PGTX输出端口相连、第二求和输入端口与第I个PGTX产生电路的第二 PGTX输出端口相连、第三输入端口与第二单独反相器的输出端相连、第四输入端口与第一单独反相器的输出端相连、求和输出端口与二进制输出端口 S1相连；
[0041]对于每个大于等于2且小于等于η的整数j:
[0042]第j个PGTX产生电路的第一 PGTX输入端口、第二 PGTX输入端口分别与加数二进制输入端口 A」、被加数二进制输入端口 Bj相连，第j个PGTX产生电路的第一至第四PGTX输出端口分别与所述η级进位产生电路的X信号输入端口 Xp T信号输入端口 Tp P信号输入端口 P」、G信号输入端口 Gj ；
[0043]第j个求和电路的第一求和输入端口与所述η级进位产生电路的P信号输入端口Pj相连、第二求和输入端口与所述η级进位产生电路的T信号输入端口 L相连、第三输入端口与所述η级进位产生电路中第j个进位产生组的第二进位反相器的输出端相连、第四输入端口与所述η级进位产生电路中第j个进位产生组的第一进位反相器的输出端相连、求和输出端口与二进制输出端口 Sj相连。
[0044]作为本发明一种低负载镜像加法器进一步的优化方案，所述低负载镜像加法器的电路的进位信号逻辑表达式为:
[0045]C1 = G0+P0C0
[0046]C2 = G^P1Go+P1PoCo
[0047]C3 = G2+P2G^P2P1G0+P2P1P0C0
[0048]…
[0049]Cn = Gm+Pn-U...+PlriPnV.PlGd+PjrfPn-2…P1PtlC0 ；
[0050]其中，Ci为第i为进位，Gi为第i位进位产生信号，Gi = AiBi, Pi为第i位进位传播信号，Pi=Ai?Bi;
[0051]对偶逻辑表达式为:
[0052]Clp = X0+T0C0
[0053]C2p = Xi+T1Xo+T1T0C0
[0054]C3p = XfT2XjT2T1Xc^T2T1T0C0
[0055]…
[0056]Cnp — Χη-ι+Τη-ιΧη-2+*** +Tn-1Tn-2*** TiXo+T^jT^...T1T0C0 ；
[0057]其中,Cip为第i为进位对偶信号,Xi为第i位进位产生辅助信号，Xi = AfBpTi为第i位进位传播辅助信号，Pi。
[0058]本发明采用以上技术方案与现有技术相比，具有以下技术效果:
[0059]1.运算迅速，负载少，在超低电压下效果好；
[0060]2.对偶逻辑表达式形式简单，容易实现；
[0061]3.在版图布局时布局简单。
【专利附图】
【附图说明】
[0062]图1是本发明提出的η级进位产生电路；
[0063]图2是本发明提出的PGTX产生电路；
[0064]图3是本发明提出的求和电路；
[0065]图4是本发明提出的低负载镜像加法运算示意图；
[0066]图5是本发明提出的3级进位产生电路；
[0067]图6是本发明提出的3位加法时低负载镜像加法运算示意图。
【具体实施方式】
[0068]下面结合附图对本发明的技术方案做进一步的详细说明:
[0069]如图4所示，本发明公开了一种低负载镜像加法器，包含进位输入端口 Q、η位加数二进制输入端口 Α^..Αη、η位被加数二进制输入端口 ?ν..Βη、η+1位二进制输出端口 S^..Sn+1、第一单独反相器、第二单独反相器、η个PGTX产生电路，I个η级进位产生电路和η个求和电路，η为大于等于2的整数；
[0070]如图2所示，所述PGTX产生电路包含第一至第二 PGTX输入端口、第一至第四PGTX输出端口、第一至第二 PGTX或非门、第一至第二 PGTX与非门、以及第一至第二 PGTX反相器，其中:
[0071 ] 所述第一 PGTX或非门的两个输入端分别与第一 PGTX输入端口、第二 PGTX输入端口相连，输出端与第一 PGTX反相器的输入端相连；
[0072]所述第一 PGTX反相器的输出端与第一 PGTX输出端口相连；
[0073]所述第一 PGTX与非门的两个输入端分别与第一 PGTX输入端口、第二 PGTX输入端口相连，输出端与第二 PGTX反相器的输入端相连；
[0074]所述第二 PGTX反相器的输出端与第四PGTX输出端口相连；
[0075]所述第二 PGTX与非门的两个输入端分别与第一 PGTX反相器的输出端、第一 PGTX与非门的输出端相连，输出端与第二 PGTX输出端口相连；
[0076]所述第二 PGTX或非门的两个输入端分别与第一 PGTX或非门的输出端、第二 PGTX反相器的输出端相连，输出端与第三PGTX输出端口相连；
[0077]如图3所不，所述求和电路包含第一至第四求和PM0S、第一至第四求和NM0S、第一至第四求和输入端口、以及求和输出端口，其中:
[0078]所述第一求和PMOS的源极接工作电压、栅极与第一求和输入端口相连、漏极与第三求和PMOS的源极相连；
[0079]所述第二求和PMOS的源极接工作电压、栅极与第二求和输入端口相连、漏极与第四求和PMOS的源极相连；
[0080]所述第三求和PMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连；
[0081]所述第四求和PMOS的栅极与第四求和输入端口相连、漏极与求和输出端口相连；
[0082]所述第一求和NMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连、源极与第三求和NMOS的漏极相连；
[0083]所述第二求和NMOS的栅极与第一求和输入端口相连、漏极与求和输出端口相连、源极与第四求和NMOS的漏极相连；
[0084]所述第三求和NMOS的栅极与第四求和输入端口相连、源极接地；
[0085]所述第四求和NMOS的栅极与第二求和输入端口相连、源极接地；
[0086]所述第一单独反相器的输入端与进位输入端口 C1相连、输出端与第二单独反相器的输入端相连；
[0087]如图1所示，所述η级进位产生电路包含η个进位产生组、η个T信号输入端口IV..Τη、η个X信号输入端口 Xf Χη、η个P信号输入端口 Pf Ρη、η个G信号输入端口 G^..Gn、单独进位PMOS以及单独进位NM0S，其中:
[0088]所述进位产生组包含第一至第二进位PM0S、第一至第二进位NM0S、以及第一至第二进位反相器，所述第二进位PMOS的源极接工作电压、漏极与第一进位PMOS的漏极相连，所述第二进位NMOS的源极接地、漏极与第一进位NMOS的漏极相连，所述第一 PMOS的漏极分别与第一 NMOS的漏极、第一进位反相器的输入端相连,所述第一进位反相器的输出端与第二进位反相器的输入端相连；
[0089]第I个进位产生组的第一进位PMOS的源极与单独进位PMOS的漏极相连、第一进位NMOS的源极与单独进位NMOS的漏极相连，所述单独进位PMOS的源极接工作电压、栅极与进位输入端口 C1相连，所述单独进位NMOS的源极接地、栅极与进位输入端口 C1相连；
[0090]第I个进位产生组的第一进位PMOS的栅极与T信号输入端口 T1相连、第二进位PMOS的栅极与X信号输入端口 X1相连、第一进位NMOS的栅极与P信号输入端口 P1相连、第二进位NMOS的栅极与G信号输入端口 G1相连；
[0091 ] 第η个进位产生组的第二进位PMOS的漏极与第二进位NMOS的漏极相连，第η个进位产生组的第一进位反相器的输出端与二进制输出端口 Sn+1相连；
[0092]对于每个大于等于2且小于等于η的整数k，第k个进位产生组的第一进位PMOS的源极与第k-Ι个进位产生组的第二进位PMOS的漏极相连、第一进位NMOS的源极与第k_l个进位产生组的第二进位NMOS的源极相连、第一进位PMOS的栅极与T信号输入端口 Tk相连、第二进位PMOS的栅极与X信号输入端口 Xk相连、第一进位NMOS的栅极与P信号输入端口 Pk相连、第二进位NMOS的栅极与G信号输入端口 Gk相连；
[0093]第I个PGTX产生电路的第一 PGTX输入端口、第二 PGTX输入端口分别与加数二进制输入端口 A1、被加数二进制输入端口 B1相连，第I个PGTX产生电路的第一至第四PGTX输出端口分别与所述η级进位产生电路的X信号输入端口 Xp T信号输入端口 ！\、P信号输入端口 P1'G信号输入端口 G1 ；
[0094]第I个求和电路的第一求和输入端口与第I个PGTX产生电路的第三PGTX输出端口相连、第二求和输入端口与第I个PGTX产生电路的第二 PGTX输出端口相连、第三输入端口与第二单独反相器的输出端相连、第四输入端口与第一单独反相器的输出端相连、求和输出端口与二进制输出端口 S1相连；
[0095]对于每个大于等于2且小于等于η的整数j:
[0096]第j个PGTX产生电路的第一 PGTX输入端口、第二 PGTX输入端口分别与加数二进制输入端口 A」、被加数二进制输入端口 Bj相连，第j个PGTX产生电路的第一至第四PGTX输出端口分别与所述η级进位产生电路的X信号输入端口 Xp T信号输入端口 Tp P信号输入端口 P」、G信号输入端口 Gj ；
[0097]第j个求和电路的第一求和输入端口与所述η级进位产生电路的P信号输入端口Pj相连、第二求和输入端口与所述η级进位产生电路的T信号输入端口 L相连、第三输入端口与所述η级进位产生电路中第j个进位产生组的第二进位反相器的输出端相连、第四输入端口与所述η级进位产生电路中第j个进位产生组的第一进位反相器的输出端相连、求和输出端口与二进制输出端口 Sj相连。
[0098]所述低负载镜像加法器的电路的进位信号逻辑表达式为:
[0099]C1 = G0+P0C0
[0100]C2 = G^P1Go+P1PoCo
[0101]C3 = g2+p2g1+p2p1g0+p2p1p0c0
[0102]…
[0103]Cn = Gm+PnU...+PlriPw PiGd+PmPn-2…P1PqC0 ；
[0104]其中，Ci为第i为进位，Gi为第i位进位产生信号，Gi = AiBi, Pi为第i位进位传播信号，Pi = Ai ? B1 ;
[0105]对偶逻辑表达式为:
[0106]Clp = Xo+T0C0
[0107]C2p = XJT1Xc^T1TciCtl
[0108]C3p = X2+T2X1+T2T1X0+T2T1T0C0
[0109]…
[0110]Cnp — Χη-ι+Τη-ιΧη-2+*** +Tn-1Tn-2*** TiXo+T^jT^...T1T0C0 ；
[0111]其中，Cip为第i为进位对偶信号，Xi为第i位进位产生辅助信号，Xi = Α,+Β,,Τ,为第i位进位传播辅助信号，Pi = Ai ? Bi。
[0112]本发明中加法的计算步骤如下:
[0113]步骤1)，对于每个大于等于I且小于等于η的整数i，输入端口 A1、Bi通过组合电路产生€=4 Φ马、Ti = AiQBi ^ Gi =AiBiJi =A^Bi ；
[0114]步骤2)，通过进位逻辑表达式 Cn = Gn+Ρ?...+PlriPlrf…P1GJPlriPw P1P0C0和对偶逻辑表达式 Cnp = xym..+TlriTwT1Xc^TlriTwT1TciCtl 产生进位(:2-(；+1 ；
[0115]步骤3)，根据Ci的正负值选择Pi或者Ti作为输出Si ；
[0116]步骤4)，选择Cn+1作为输出Sn+1 ；
[0117]实施例
[0118]以3位加法运算为例，如图5、图6所示，具体步骤如下:
[0119]LA^B1 产生 Pp T1J1 ;A2、B2 产生 P2、G2、T2、X2 ;A3、B3 产生 P3、G3、T3、X3 ；
[0120]2.P1' G1' ?\、X1' Ρ2、G2、Τ2、Χ2、Ρ3、G3、Τ3、X3 产生进位 C2_P、C2_N、C3_P、C3_N、C4_P、C4_N，C1 产生 ClP 和 ClN ；
[0121]3.P1, T1, ClP, ClNS1 ;P2、T2、C2_P、C2_N 产生 S2 ;P3、T3、C3_P、C3_N 产生 S3 ；C4_P作为S4 ；
[0122]应用本发明提供的低负载镜像加法器，运算迅速，负载少，在超低电压下效果好；本发明提供的低负载镜像加法器的对偶逻辑表达式形式简单，容易实现；本发明提供的低负载镜像加法器在版图布局时布局简单。
[0123]以上所述的【具体实施方式】，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的【具体实施方式】而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种低负载镜像加法器,其特征在于: 包含进位输入端口 Cp η位加数二进制输入端口 Α「..Αη、η位被加数二进制输入端口IV..Βη、η+1位二进制输出端口 S^..Sn+1、第一单独反相器、第二单独反相器、η个PGTX产生电路，I个η级进位产生电路和η个求和电路，η为大于等于2的整数； 所述PGTX产生电路包含第一至第二 PGTX输入端口、第一至第四PGTX输出端口、第一至第二 PGTX或非门、第一至第二 PGTX与非门、以及第一至第二 PGTX反相器，其中: 所述第一 PGTX或非门的两个输入端分别与第一 PGTX输入端口、第二 PGTX输入端口相连，输出端与第一 PGTX反相器的输入端相连； 所述第一 PGTX反相器的输出端与第一 PGTX输出端口相连； 所述第一 PGTX与非门的两个输入端分别与第一 PGTX输入端口、第二 PGTX输入端口相连，输出端与第二 PGTX反相器的输入端相连； 所述第二 PGTX反相器的输出端与第四PGTX输出端口相连； 所述第二 PGTX与非门的两个输入端分别与第一 PGTX反相器的输出端、第一 PGTX与非门的输出端相连，输出端与第二 PGTX输出端口相连； 所述第二 PGTX或非门的两个输入端分别与第一 PGTX或非门的输出端、第二 PGTX反相器的输出端相连，输出端与第三PGTX输出端口相连； 所述求和电路包含第一至第四求和PMOS、第一至第四求和NMOS、第一至第四求和输入端口、以及求和输出端口，其中: 所述第一求和PMOS的源极接工作电压、栅极与第一求和输入端口相连、漏极与第三求和PMOS的源极相连； 所述第二求和PMOS的源极接工作电压、栅极与第二求和输入端口相连、漏极与第四求和PMOS的源极相连； 所述第三求和PMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连；所述第四求和PMOS的栅极与第四求和输入端口相连、漏极与求和输出端口相连；所述第一求和NMOS的栅极与第三求和输入端口相连、漏极与求和输出端口相连、源极与第三求和NMOS的漏极相连； 所述第二求和NMOS的栅极与第一求和输入端口相连、漏极与求和输出端口相连、源极与第四求和NMOS的漏极相连； 所述第三求和NMOS的栅极与第四求和输入端口相连、源极接地； 所述第四求和NMOS的栅极与第二求和输入端口相连、源极接地； 所述第一单独反相器的输入端与进位输入端口 C1相连、输出端与第二单独反相器的输入端相连； 所述η级进位产生电路包含η个进位产生组、η个T信号输入端口 ?ν..Τη、η个X信号输入端口 Χ^..Χη、η个P信号输入端口 Ρ^..Ρη、η个G信号输入端口 G^-Gn、单独进位PMOS以及单独进位NM0S，其中: 所述进位产生组包含第一至第二进位PM0S、第一至第二进位NM0S、以及第一至第二进位反相器，所述第二进位PMOS的源极接工作电压、漏极与第一进位PMOS的漏极相连，所述第二进位NMOS的源极接地、漏极与第一进位NMOS的漏极相连，所述第一 PMOS的漏极分别与第一 NMOS的漏极、第一进位反相器的输入端相连,所述第一进位反相器的输出端与第二进位反相器的输入端相连； 第I个进位产生组的第一进位PMOS的源极与单独进位PMOS的漏极相连、第一进位NMOS的源极与单独进位NMOS的漏极相连，所述单独进位PMOS的源极接工作电压、栅极与进位输入端口 C1相连，所述单独进位NMOS的源极接地、栅极与进位输入端口 C1相连； 第I个进位产生组的第一进位PMOS的栅极与T信号输入端口 T1相连、第二进位PMOS的栅极与X信号输入端口 \相连、第一进位NMOS的栅极与P信号输入端口 P1相连、第二进位NMOS的栅极与G信号输入端口 G1相连； 第η个进位产生组的第二进位PMOS的漏极与第二进位NMOS的漏极相连，第η个进位产生组的第一进位反相器的输出端与二进制输出端口 Sn+1相连； 对于每个大于等于2且小于等于η的整数k，第k个进位产生组的第一进位PMOS的源极与第k-Ι个进位产生组的第二进位PMOS的漏极相连、第一进位NMOS的源极与第k_l个进位产生组的第二进位NMOS的源极相连、第一进位PMOS的栅极与T信号输入端口 Tk相连、第二进位PMOS的栅极与X信号输入端口 Xk相连、第一进位NMOS的栅极与P信号输入端口Pk相连、第二进位NMOS的栅极与G信号输入端口 Gk相连； 第I个PGTX产生电路的第一 PGTX输入端口、第二 PGTX输入端口分别与加数二进制输入端口 A1、被加数二进制输入端口 B1相连，第I个PGTX产生电路的第一至第四PGTX输出端口分别与所述η级进位产生电路的X信号输入端口 Xp T信号输入端口 ！\、P信号输入端口 P1'G信号输入端口 G1 ； 第I个求和电路的第一求和输入端口与第I个PGTX产生电路的第三PGTX输出端口相连、第二求和输入端口与第I个PGTX产生电路的第二 PGTX输出端口相连、第三输入端口与第二单独反相器的输出端相连、第四输入端口与第一单独反相器的输出端相连、求和输出端口与二进制输出端口 S1相连； 对于每个大于等于2且小于等于η的整数j: 第j个PGTX产生电路的第一 PGTX输入端口、第二 PGTX输入端口分别与加数二进制输入端口 A」、被加数二进制输入端口 Bj相连，第j个PGTX产生电路的第一至第四PGTX输出端口分别与所述η级进位产生电路的X信号输入端口 XpT信号输入端口 TpP信号输入端口 P」、G信号输入端口 Gj ； 第j个求和电路的第一求和输入端口与所述η级进位产生电路的P信号输入端口 Pj相连、第二求和输入端口与所述η级进位产生电路的T信号输入端口 L相连、第三输入端口与所述η级进位产生电路中第j个进位产生组的第二进位反相器的输出端相连、第四输入端口与所述η级进位产生电路中第j个进位产生组的第一进位反相器的输出端相连、求和输出端口与二进制输出端口 Sj相连。
2.根据权利要求1所述的一种低负载镜像加法器，其特征在于: 所述低负载镜像加法器的电路的进位信号逻辑表达式为:
C1 = G0+P0C0
C2 = GJP1Gc^P1P0C0
C3 = GfP2GAP2P1Gc^P2P1P0C0
Cn — Gd+Pn-1Gni +...+PrriPnV PiGo+Pn-1PnV P1P0C0 ; 其中，Ci为第i为进位，Gi为第i位进位产生信号，Gi = AiBi, Pi为第i位进位传播信号，; 对偶逻辑表达式为:
Clp = X0+T0C0
C2p = X^T1VT1T0C0 C3p = W^T2T1XfT2T1T0C0
Cnp — ^n-l+Tn-lXn-2 + *** +Tn-lTn-2*** TiXo+T^jT^**.T1T0C0 ； 其中，Cip为第i为进位对偶信号，Xi为第i位进位产生辅助信号，Xi = VBijTi为第i位进位传播辅助信号，Pi = AiQBi。
【文档编号】G06F7/50GK104166536SQ201410343252
【公开日】2014年11月26日 申请日期:2014年7月17日 优先权日:2014年7月17日
【发明者】张博, 陈鑫, 黄辉, 周江燕, 陈荣涛, 张婉桥, 夏欢, 胡薇, 陈强, 段倩妮 申请人:南京航空航天大学