使用串行协议的存储器及对应的寻址方法
【专利摘要】本发明提供一种使用串行协议的存储器及对应的寻址方法。该存储器包括：物理存储板(PMP)，包括沿第一方向延伸的m条第一物理线(RGP1i)和沿第二方向延伸的n条第二物理线(RGP2j)；接收装置，用于接收指示矩阵逻辑存储板(PML)的第一逻辑线(RG1i)和第二逻辑线(RG2j)的逻辑地址(ADR)，具有沿第一方向延伸的2p条第一逻辑线和沿第二方向延伸的2q条第二逻辑线，其中m和n均不同于2的幂，m是2k的倍数，k小于或等于p，并且m与n的乘积等于2p+q之上的最近整数，并且该存储器包括：用于对物理存储板(PMP)寻址的装置，被配置为基于所接收的逻辑地址的内容和该逻辑地址的一部分内容由m/2k除的欧几里得除法的余数来对第一物理线和仅第二物理线的一部分寻址。
【专利说明】使用串行协议的存储器及对应的寻址方法
[0001]相关申请交叉引用
[0002]本申请要求2009年10月13日递交的法国专利申请09-57155的优先权，通过引用将该申请合并于此。
[0003]本申请是申请日为2010年10月13日、申请号为201010526227.1的发明专利申请的分案申请。
【技术领域】
[0004]本申请涉及存储器，具体是使用串行协议操作的存储器，并且更具体地涉及这种存储器在封装中的布置。本发明有利地但非限制性地应用于电可擦除且可编程类型的非易失性存储器(EEPR0M)。
【背景技术】
[0005]当前的目标是在尽可能最小的封装内提供最大的存储器密度。如今已存在容纳于S08N型封装中的容量为1兆位的存储器。下一步是提供容纳容量为2兆位的存储器的S08N封装。
[0006]束缚在于使存储器电路适合于封装中的可用空间。目前对于2兆位的存储器，大部分面积被存储板所占据，存储板的定线不能像针对外围电路所做的那样进行容易的调整。确实，存储器被组织为具有等于2的幂的行数和列数的矩阵。因此存储板具有给定的形状，并且可以选择性地进行外围电路的定线，以便将电路的形式调整为期望的封装。
[0007]现有各种版本的给定封装。它们的特征尤其在于位于封装中心的、上面粘合有支撑存储器电路的微芯片的金属板的尺寸。该金属板决定了微芯片的最大尺寸，微芯片的尺寸小于金属板，因此具有受限的最小裕量。
[0008]当微芯片的尺寸很大时，选择最大可能的金属板，并且尝试将存储器的外围电路设计为适应于该金属板的尺寸。有时会发生违反装配规则，或者使用非标准板的情况，这通常导致成本超限以及产品和质量问题。在所有情况下，运作的裕量都很低。
[0009]由于强制实行存储板的X和Y尺寸，因此最坏的例子是面积达到封装中的可用最大面积的大容量存储器。因此，外围面积相对于存储板面积的低比例使得电路尺寸适应于金属板形状的灵活性较低。从而出现不可能性。
[0010]这对于诸如被组织为存储页面的EEPR0M存储器之类的页面可编程存储器来说更加关键。确实，对于这种存储器类型，页面是可以被同时编程的数据量(例如字节)。并且，这种页面束缚进一步限制了存储器的架构。
【发明内容】
[0011 ] 根据一种实施方式，提供一种存储器，包括物理存储板，所述物理存储板包括沿第一方向延伸的m条第一物理线和沿第二方向延伸的η条第二物理线。所述存储器进一步包括接收装置，用于接收指示矩阵逻辑存储板的第一逻辑线和第二逻辑线的逻辑地址。矩阵逻辑存储板具有沿所述第一方向延伸的2P条第一逻辑线和沿第二方向延伸的T条第二逻辑线。m和η的值各自不同于2的幂，m是2k的倍数，k小于或等于p，并且m与η的乘积等于之上的最近整数。所述存储器进一步包括用于基于所接收的所述逻辑地址的内容和所接收的该逻辑地址的一部分内容由m/2k除的欧几里得除法的余数来对第一物理线和仅第二物理线的一部分进行寻址的装置。
[0012]另一方面，提供一种存储器，包括具有η行和m列的存储板,m和η各自不同于2的幂，m是2k的倍数，k是正整数。所述存储器还包括列译码装置，包括分别分配给2k列的块的多个译码块。所述存储器进一步包括行译码装置，包括各自被配置为访问所述存储板的仅一部分的多个行译码器。
[0013]再一方面，预想一种对存储器进行寻址的方法。所述存储器包括与矩阵逻辑存储板相对应的物理存储板，所述矩阵逻辑存储板具有沿第一方向延伸的2P条第一逻辑线和沿第二方向延伸的2^条第二逻辑线，所述物理存储板包括沿所述第一方向延伸的m条第一物理线和沿所述第二方向延伸的η条第二物理线，m和η各自不同于2的幂，m是2k的倍数，k小于或等于p，并且m与η的乘积等于之上的最近整数。所述方法包括接收指示第一逻辑线和第二逻辑线的逻辑地址，以及基于所述逻辑地址的内容和该逻辑地址的一部分内容被m/2k除的欧几里得除法的余数对第一物理线和仅第二物理线的一部分进行寻址。
【专利附图】
【附图说明】
[0014]本发明的其他优点和特征将在分析完全非限制性的实施例和实施方式的详细描述之后变得显而易见，并且附图中:
[0015]图1示意性示出根据本发明的逻辑存储板和物理存储板的示例；
[0016]图2至图4示意性地示出根据本发明的欧几里得除法的余数的示例性计算；
[0017]图5a至图5d、图6和图7示意性地示出根据本发明的物理存储板的示例性寻址；
[0018]图8示出根据本发明的存储器的示例性实施例的框图；
[0019]图9至图16更详细但仍然示意性地示出图8所示器件的某些部分；
[0020]图17至图19示出与根据本发明的器件的三个运算示例相关的三个时序图；
[0021]图20和图21示意性示出根据本发明的存储器在封装中的示例性布置；以及
[0022]图22a至图22e和图23示意性示出根据本发明的另一示例性存储器。
【具体实施方式】
[0023]在详细描述实施例之前，一般性地描述各种实施例和实施例的特征。一般而言，注意到与可能的基于页面的编程有关的重大架构束缚时，提议存储器的存储板的形状可以被修改，以便能够更容易地使存储器电路的形状适应于封装的金属板的尺寸，这在诸如EEPR0M之类的存储器被组织为页面的情况下尤其困难。从而可以将存储器布置在比通常所使用的封装更小的封装中。
[0024]根据具体但非限定性地适应于页面可编程串行EEPR0M存储器的一个实施例，提供以线(行)数和列数不是2的幂的方式对金属板的形状进行的修改。此外，通过使用联机执行的欧几里得除法的极简单的寻址译码来对列进行寻址，这是串行协议所允许的。最后，使用配备有若干个行译码器的存储板，其中每个行译码器能够仅访问存储板的特定部分，并且不对所有行进行顺序译码。
[0025]更一般地，并且根据一个方面，提供一种具体是串行协议类型的存储器，包括物理存储板，所述物理存储板包括沿第一方向延伸的m条物理线(例如m列)和沿第二方向延伸的η条第二物理线(例如η行)，所述存储器还包括接收装置，用于接收指明矩阵逻辑存储板的第一逻辑线和第二逻辑线的逻辑地址，其中所述矩阵逻辑存储板具有沿所述第一方向延伸的2Ρ条第一逻辑线和沿所述第二方向延伸的2^条第二逻辑线；
[0026]m和η各自不同于2的幂，m是2k的倍数，或者k是小于或等于p的整数，并且m与η的乘积等于之上的最近的整数；
[0027]所述器件进一步包括用于对物理存储板进行寻址的装置，其被配置为基于所接收的所述逻辑地址的内容和所接收的该逻辑地址的一部分内容由m/2k除的欧几里得除法的余数来对第一物理线(例如列)和仅第二物理线(例如行)的一部分进行寻址。
[0028]因此，对于具有256个逻辑列(p = 8)和1024个逻辑行(q = 10)的存储器，并且如果我们选择k = 7 (2k = 128)，则可以采用包括384个物理列(m = 384 ；m = 3x27)和683个物理行的物理存储板。
[0029]存储板的寻址可以使用仅两个行译码器具体基于由3(384/128)除的欧几里得除法的余数来执行，这在后面可以详细看到，其中行译码器中的每一个仅对逻辑行的三分之二进行译码。
[0030]所接收的逻辑地址包括与所述第一逻辑线相关联的第一域，例如列域，和与所述第二逻辑线相关联的第二域，例如行域。根据与使用串行协议的存储器兼容的实施例，所述寻址装置包括第一译码装置和第一选择装置，所述第一译码装置包括被配置为联机执行所述第二域的内容被m/2k除的欧几里得除法的计算装置，并且所述第一选择装置被配置为基于所述第一域的内容和所述欧几里得除法的余数来选择所述第一物理线。
[0031]串行协议确实使得可以联机执行欧几里得除法，也就是说例如以接收地址位的速度执行，换言之，以与位的到达同步的方式以位为单位执行欧几里得除法。
[0032]所述寻址装置此外还包括第二译码装置，其被配置为基于所述第二域的内容对所述第二物理线的所述部分进行寻址。
[0033]根据一个实施例，所述计算装置包括余数寄存器和逻辑电路，所述余数寄存器旨在顺序接收第二域的位，首先接收高阶位，所述逻辑电路回送到所述余数寄存器，并且被配置为向所述余数寄存器顺序传送由余数寄存器中链接在从第二域接收的当前位右边的内容所形成的被除数被m/2k除的欧几里得除法的余数的二进制值。换言之，余数寄存器同时用于存储连续的被除数和欧几里得除法的最终余数。
[0034]因此，余数寄存器具有例如nb+Ι级，其中nb指与所述欧几里得除法的余数的最大二进制值兼容的数目(在余数的二进制最大值等于10的情况下，对于由3除的欧几里得除法，nb = 2)，并且逻辑电路具有连接至寄存器的nb+Ι级的nb+Ι个输入端和连接至余数寄存器的前nb级的nb个输出端。
[0035]所述接收装置有利地包括被配置为存储所述第一域的内容的第一地址寄存器，例如列地址寄存器，和被配置为存储所述第二域的内容的第二地址寄存器，例如行寄存器。所述第一地址寄存器具有连接至所述第二地址寄存器的增量输入端的进位输出端。
[0036]根据具体允许存储器的顺序读取的一个实施例，所述余数寄存器包括增量输入端，所述第二地址寄存器包括进位输出端，并且所述第一译码装置包括控制装置，所述控制装置具有:
[0037]控制输入端，用于接收顺序读取的控制信号，
[0038]第一输入端，连接至所述第一地址寄存器的进位输出端，
[0039]第二输入端，连接至所述第二地址寄存器的进位输出端，和
[0040]控制输出端，连接至所述余数寄存器的增量输入端，并且用于传送增量控制信号，所述增量控制信号的逻辑值由顺序读取的控制信号的值以及出现在所述第一输入端和所述第二输入端处的信号的值来调节。
[0041]此外，所述余数寄存器有利地包括管理装置，所述管理装置被配置为授权所述余数寄存器的值在零二进制值与πι/2Η所对应的二进制值之间进行顺序且循环增量。因此，所述余数寄存器永远不会达到作为禁止值的值m/2k。
[0042]尽管在某些应用中可以使用欧几里得除法的商数来对例如行的第二逻辑线进行译码，但尤其简单的是第二译码装置包括能够对所有第二逻辑线进行译码的若干个第二译码器，每个第二译码器被配置为仅译码第二逻辑线中的特定第二逻辑线，并且被分配给接收到的所述逻辑地址中第二域的内容所指示的第二逻辑线的译码器或各个译码器，被配置为访问仅第二物理线的一部分。这种实施例另外还与存储器的顺序读取和以页面模式对存储器的编程相兼容。
[0043]尽管可以使用例如能够授权第二译码器仅访问第二物理线的仅仅一部分的电子编程装置，但比较简单的是提供限制第二译码器访问部分第二物理线的物理硬布线。尽管可以使用两个以上的第二译码器，但尤其简单的是仅使用两个第二译码器。
[0044]因此，在这种情况下，第二译码器中的一个第二译码器可以被配置为能够从第一条第二逻辑线开始对第二逻辑线进行顺序译码，而省略对每m/2k条逻辑线中的一条逻辑线进行译码，并且另一第二译码器可以被配置为能够从第二条第二逻辑线开始对逻辑线进行顺序译码，而省略对每m/2k条逻辑线中的一条逻辑线进行译码。
[0045]根据一个实施例，m等于2p+2k，k是正整数或零，并且小于或等于p_l。
[0046]根据例如存储器被组织为存储页面所对应的一个实施例，逻辑存储板的2^条第二逻辑线对应于2^个逻辑页面，每个逻辑页面包括被配置为分别存储2P个数据的2P个逻辑存储位置，并且物理存储板包括η个物理页面，每η个物理页面中的η-1个物理页面各自包括2p+2k个物理存储位置且各自对应于逻辑页面以及相邻存储体的逻辑页面的一部分，所述物理页面中的一个物理页面包括2P个物理存储位置且对应于逻辑页面的至少一部分。
[0047]根据一个实施例，所述第一选择装置包括:
[0048]l+2p_k个译码块，每个译码块被配置为基于第一域的k低阶位以2k个数据的块对物理存储板进行寻址，并且连接至2k条第一物理线的块，
[0049]选择模块，被配置为基于所述欧几里得除法的余数和所述第一域的p_k高阶位从l+2p_k个译码块中选择译码块。
[0050]第二译码器，例如行译码器，可以被布置在2k条第一物理线的块中的至少一些块之间。
[0051]作为变体，当提供使用两个第二译码器时，后者可以分别被布置在物理存储板的两端处。存储板可以是非易失性、电可擦除且可编程类型。
[0052]根据另一方面，提议一种容纳诸如以上所限定的存储器的封装，该装置可以是例如由JEDEC标准定义的S08N型，或者是TSS0P8型的封装，并且容纳容量大于1兆位，例如2兆位的存储器。
[0053]根据另一方面，提议一种对存储器，具体是串行协议类型的存储器进行寻址的方法，所述存储器包括与矩阵逻辑存储板相对应的物理存储板，所述矩阵逻辑存储板具有沿第一方向延伸的2P条第一逻辑线和沿第二方向延伸的2^条第二逻辑线，所述物理存储板包括沿所述第一方向延伸的m条第一物理线和沿所述第二方向延伸的η条第二物理线，m和η各自不同于2的幂，m是2k的倍数，k小于或等于p，并且m与η的乘积等于2Ρ+<1之上的最近整数，所述方法包括第一模式的寻址，包括接收指示第一逻辑线和第二逻辑线的逻辑地址，以及基于所述逻辑地址的内容和该逻辑地址的一部分内容被m/2k除的欧几里得除法的余数对第一物理线和仅第二物理线的一部分进行寻址。
[0054]根据一个实施方式，所述逻辑地址包括与所述第一逻辑线相关联的第一域和与所述第二逻辑线相关联的第二域，并且所述寻址包括计算所述第二域的内容由m/2k除的欧几里得除法的余数，有利的是联机执行，以及基于所述第一域的内容和欧几里得除法的所述余数的内容来选择所述第一物理线，并且基于所述第二域的内容对所述第二物理线的所述部分进行寻址。
[0055]根据一个实施方式，所述余数的计算包括:在余数寄存器中顺序存储第二域的位，首先存储高阶位，计算并向所述余数寄存器顺序传送由余数寄存器中链接在从第二域接收的当前位右边的当前内容所形成的被除数被m/2k除的欧几里得除法的余数的二进制值。
[0056]根据一个实施方式，所述方法还包括顺序读取模式，包括:在接收逻辑地址和计算欧几里得除法的余数的第一值之后，从所述第一值开始并且在零二进制值和与m/2k-l对应的二进制值之间顺序并循环增加余数寄存器的内容的值。
[0057]根据一个实施方式，第二物理线的部分的寻址使用若干个第二译码器来执行，所述第二译码器能够对所有第二逻辑线进行译码，并且每个第二译码器被配置为仅对第二逻辑线的特定第二逻辑线进行译码，并且使用译码器或被分配给所接收的所述逻辑地址的第二域的内容所指示的第二逻辑线的各个译码器来访问仅第二物理线的一部分。
[0058]根据一个实施方式，仅使用两个第二译码器。
[0059]根据一个实施方式，第二译码器中的一个第二译码器被配置为能够从第一条逻辑线开始对所述逻辑线进行顺序译码，而省略对每m/2k条逻辑线中的一条逻辑线进行译码，并且另一第二译码器被配置为能够从第二条逻辑线开始对所述逻辑线进行顺序译码，而省略对每m/2k条逻辑线中的一条逻辑线进行译码。
[0060]根据一个实施方式，所述方法适用于对m等于2p+2k的存储板进行寻址，其中k是正整数或零，并且小于或等于P-1。
[0061]所述方法还极有利地适用于页面可编程的存储器，并且还尤其适用于逻辑存储板的2^条第二逻辑线对应于2^个逻辑页面的存储板的寻址，其中每个逻辑页面包括被配置为分别存储2P个数据的2P个逻辑存储位置，并且物理存储板包括η个物理页面，每η个物理页面中的η-1个物理页面各自包括2p+2k个物理存储位置且各自对应于逻辑页面以及相邻存储体的逻辑页面的一部分，所述物理页面中个一个物理页面包括2P个物理存储位置且对应于逻辑页面的至少一部分。
[0062]在这种情况下，根据一种实施方式，基于所述第一域的内容和欧几里得除法的所述余数对所述第一物理线的选择包括基于所述欧几里得除法的余数和所述第一域的P_k个高阶位来选择个2k条第一物理线的块，并且基于第一域的k个低阶位来选择所述第一物理线。
[0063]现在转到图1所示的实施例，标记PML指示逻辑存储板，即由用户看到的存储板，其包括2P条第一逻辑线RGli (在该示例中为列)和2^条第二逻辑线RG2j (在该示例中为行)。
[0064]在该示例中，逻辑存储板包括256个逻辑列(p = 8)和1024 (q = 10)个逻辑行。此外由用户看到的存储器被组织为页面，即每个逻辑行对应于存储器的逻辑页面PGLj。这里，每个页面包括128个存储位置的两个组或者对应于128字节的两个组的“列”。确实，存储器的每个存储位置能够存储八位的数据项。因此，页面表示可以同时被编程的字节数量(这里是256)。
[0065]所以，这里，存储器是具有2兆位的容量的存储器。在该示例中，该存储器是使用与I2C或SPI串行总线兼容的串行协议的EEPR0M。
[0066]为了能够将存储器布置在S08N型的封装中，存储板在物理上被实施为例如图1的右部所示。更精确地说，物理存储板PMP包括m条第一物理线或列RGPli和η条第二物理线或彳TRGP2j。在该不例中，m等于384，而η等于683。因此，注意m和η均不同于2的幕。此外，m是128(2k，k = 7)的倍数。最后，这里m乘以η的乘积等于256X 1024之上的最近整数。
[0067]这里，物理存储板ΡΜΡ还被组织为页面LPj。物理页面包括384字节，并且每个物理页面LPj对应于1.5个逻辑页面PGLj，PGLj+1。
[0068]由用户看，逻辑面相板PML可以使用包括第一地址域CH1 (列域)和第二地址域CH2(行域)的逻辑地址ADR (图2)来寻址。因此，逻辑地址ADR指示逻辑存储板PML的逻辑行和逻辑列。
[0069]在这里所述的示例中，列域包括八位A0-A7，而行域包括10位A8-A17。这里，存储器是串行协议型，即存储器串行地与时钟信号同步地接收数据(不管这些数据是数据位还是地址位)。
[0070]地址ADR的各个位因此与时钟信号同步地顺序存储在就这一点作为移位寄存器操作的列寄存器RAC和行寄存器RAL中。列寄存器RAC的最后一级C7链接至行寄存器RAL的第一级R0。
[0071]此外，联机执行行域CH2的内容被m/2k，即在该示例中为3除的欧几里得除法(图2的步骤100)。该欧几里得除法的余数存储在余数寄存器RRS的级ET1和ET2中。
[0072]联机执行欧几里得除法，即欧几里得除法与地址的接收同步，该接收首先实施高阶位。欧几里得除法的计算更详细地示于图3中。
[0073]因此，在第一时钟周期，第二域CH2的位A17存储于寄存器RRS的级ΕΤ0中，并且没有执行运算(nil)。
[0074]在一下时钟周期，位A17被传送至级ET1，并且级ΕΤ0接收位A16。计算被3 ( 二进制的11)除的欧几里得除法的余数R17、R16，并且在下一时钟周期，寄存器RRS在其级ET2、ET1和ΕΤ0中包含将构成被11 ( 二进制)除的下一除法的被除数的值rl7、rl6和A15，以便获得中间余数rl5和rl4。
[0075]因此，在除法期间，余数寄存器RRS还使得可以存储中间被除数。在每个时钟周期，根据图3的右部所示的表格计算由3除的除法的新余数。
[0076]除法的新余数使用所接收的下一地址位进行存储。在接收第二域CH2的位结束时，余数寄存器RRS的级ET2和ET1包括位rl和r0，即欧几里得除法的余数的值，因此提供以3为模的同余。
[0077]除余数寄存器RRS之外，计算余数的装置还包括回送到余数寄存器RRS的逻辑电路 MCLR。
[0078]更精确地说，如下面还会更详细返回的图14所示，这里余数寄存器RRS包括三级ETO、ET1和ET2，分别由诸如图15中示意性示出的寄存器RG1构成。该寄存器RG1本质上包括标记为BSD的由逻辑元件包围的D触发器，这里逻辑元件包括由并联安装的N型M0S晶体管和P型M0S晶体管构成的逻辑门PL、反相器INV和开关器INT。
[0079]逻辑电路MCLR(图4)包括分别连接至余数寄存器RRS的级ETO、ET1和ET2的输出端的三个输入端DO、D1和D2以及分别回送到级ET1和ET2的两个输入端Dill和Dil2的两个输出端Q0和Q1。
[0080]在这里所示的被3除的示例中，逻辑电路MCLR由逻辑门和反相器组成，使得可以根据图4左部所示的真值表TB1连续计算欧几里得除法的余数。
[0081]除128列(这里是128字节)的三个块之外，诸如图5a至图5c所示物理存储板的架构还包括分别被分配给每个块的128列的译码的三个译码块(或存储体)BCDO、BCD1和B⑶2。因此物理存储板的寻址以2k(这里是128)字节的块进行。这些译码块构成第一译码装置的一部分，使得可以对存储板的列进行译码。从下文可以看出，这些第一译码装置还包括选择模块MSEL(图8和图9)，使得可以从三个译码块B⑶0-B⑶2中选择译码块B⑶i。
[0082]除了第一译码装置之外，存储器还包括第二译码装置，这里第二译码装置由也可以称为第二译码器且标记为DCD20和DCD21的两个行译码器组成。
[0083]在图5所示的示例中，这两个第二译码器被布置在物理存储板的128个物理列的块之间。
[0084]假设物理存储板的物理页面可以存储逻辑存储板的1.5个逻辑页面，则有三种不同类型的页面寻址。这些不同类型的寻址示于图5a、图5b和图5c中。更精确地，逻辑页面
0(第一逻辑页面)存储在物理行或物理页面LP0的前256字节中(图5a)。
[0085]逻辑页面1 (图5b)部分存储在物理页面LP0中，部分存储在物理页面LP1中。更精确地，逻辑页面1的前128字节存储在逻辑页面LP0的后128字节中，而逻辑页面1的后128字节存储在物理页面LP1的前128字节中。最后，如图5c所示，逻辑页面2的两个128字节存储在物理页面LP1的后两组128字节中。
[0086]另一方面，如图5d所示，逻辑页面3的寻址以类型于逻辑页面0的方式执行，但是存储在第三物理页面P2中。
[0087]因此，在该示例中，有三种不同类型的页面寻址，即图5a所示的页面0类型的寻址、图5b所示的页面1类型的寻址以及图5c所示的页面2类型的寻址。
[0088]在页面0类型的寻址中，逻辑页面由左边的第二译码器D⑶20来译码，左边的第二译码器DCD20被配置为访问对应的物理页面或行的仅仅一部分，在当前例子中即访问该物理页面的128字节的第一块和128字节的第二块。
[0089]在页面1类型的寻址中，逻辑页面由左边的第二译码器D⑶20和右边的第二译码器D⑶21来译码。更精确地，右边的译码器D⑶21会对逻辑页面的前128字节进行译码并且被硬布线，以便访问对应物理页面的仅仅右128字节。更精确地，左边的译码器D⑶20会对逻辑页面的另一 128字节进行译码并且被硬布线，以便访问对应物理页面LP1的仅仅前128字节。
[0090]最后，在页面2类型的寻址中，逻辑页面的两个128字节块由被硬布线的右边的第二译码器DCD21来译码，从而访问对应物理页面LP1的仅仅右边的两个块。
[0091]当然，在这些类型的寻址的每一种寻址中，译码块BDCi之一使得可以与相应的第二译码器结合起来选择所考虑的物理页面的特定列。
[0092]现在参见图6，可以看出并不是第二译码器D⑶20和D⑶21中的每一个都对逻辑存储板的所有逻辑页面或行进行译码。更精确地，第二译码器的每一个省略了对每三个逻辑页面中的一个逻辑页面进行译码。左边的第二译码器D⑶20被配置为从第一个逻辑页面(编号为0)开始直到最后一个逻辑页面(编号为1023)对逻辑页面进行译码，同时省略对三个中的一个逻辑页面即编号为2，5，8，11，……,1022的逻辑页面进行译码。
[0093]另一方面，右边的第二译码器D⑶21被配置为开始对第二逻辑页面(编号为1)直到倒数第二个逻辑页面(编号为1022)进行译码，同时也省略对每三个逻辑页面中的一个逻辑页面即编号为0,3,6,9,12,.....，1020的逻辑页面进行译码。此外，如图6所示，每个第二译码器都是硬布线，以便访问物理页面的仅仅一部分。
[0094]如图7所示，译码块或存储体BCDi的选择基于行域以3为模的同余，即欧几里得除法的余数的值以及列域CH1的高阶位A7的值来执行。
[0095]因此，当余数等于零时，寻址是页面0类型，并且如果位A7等于零，则选择的是译码块B⑶0，而如果位A7等于1，则选择的是译码块B⑶1。
[0096]如果余数等于1，则寻址是页面1类型，并且如果位A7等于零，则选择的是译码块B⑶2，而如果位A7等于1，则选择的是译码块B⑶0。
[0097]量后，如果余数等于2，则页面寻址是2类型，并且如果位A7等于零，则选择的是块B⑶1，而如果位A7等于1，则选择的是块B⑶2。
[0098]现在更具体地参见图8和图9，可以看出，选择模块MSEL实际上连接至余数寄存器中容纳余数的位R0和R1的两级D1和D2，并且连接至列寄存器RAC中容纳高阶位A7的级C7。因此，选择模块MSEL根据图9左部所示的真值表TB2传送三个位SO、S1和S2作为输出。这三个位分别被传送给译码块B⑶0、B⑶1和B⑶2，用于根据这些位S0-S2的逻辑值的函数来选择译码块。
[0099]此外，存储在列寄存器RAC的级C0至C6中的列域CH1的七个低阶位A0-A6被传送给译码块B⑶0、B⑶1和BCD2。然后，这些传送128位的字，使得可以在所选择的列的组中选择相应的列。
[0100]此外，分别存储在行地址寄存器RAL的级R0至R9中的行域CH2的10位A8-A17被提供给两个第二译码器DCD20和DCD21，使得可以对相应的逻辑页面进行译码，并且根据图6中所示对作为其硬布线功能的相应的物理页面部分进行寻址。
[0101]这里，如图11所示，列地址寄存器RAC包括形成列地址寄存器RAC的八级的八个寄存器RG2。示例性寄存器RG2示于图12中。正与寄存器RG1相同，寄存器RG2围绕标记为BS的D触发器架构，并且包括逻辑电路，其中逻辑电路具体包括逻辑门PL、反相器INV和开关器INT。
[0102]列地址寄存器RAC由时钟信号Clk来调节，并且在信号SRA取例如逻辑值1时作为移位寄存器操作。这种操作模式具体在填满逻辑地址的位时使用。寄存器RAC也可以不作为移位寄存器操作，而是仅仅用作存储寄存器，以便能够将其所容纳的八位传送给选择模块MSEL以及译码块B⑶i。列地址寄存器还包括增量输入端Inc、数据输入端Di和复位输入端Rst。其具有进位输出端Carry。
[0103]行地址寄存器RAL或第二地址寄存器在该示例中包括形成寄存器RAL的十级的十个寄存器，如图10所示。这些寄存器中的九个是RG2型寄存器，而作为输入寄存器的第十个寄存器是RG3型寄存器。
[0104]再一次说明，这里，这种寄存器由时钟信号Clk来调节，并且根据信号SRA的逻辑值而作为移位寄存器操作。这种作为移位寄存器的操作具体在存储逻辑地址时使用。
[0105]寄存器RG3的示例性实施例示于图13中。这里再次说明，存在标记为BS的具有逻辑电路的D触发器，其中逻辑电路包括逻辑门PL、反相器INV和开关器INT。行地址寄存器RAL也可以不作为移位寄存器操作，而是作为简单的存储寄存器，以便能够将行地址域的十位R传送给两个行译码器D⑶20和D⑶21。
[0106]行地址寄存器RAL也包括连接至列地址寄存器RAC的进位输出端的增量输入端Inc以及连接至列地址寄存器RAC的最后一级C7的数据输入端Di。
[0107]行地址寄存器还具有复位输入端Rst以及用于接收顺序读取的控制信号En_tog的控制输入端En_tog。下文将更详细地回述这种操作模式。行地址寄存器RAL还具有进位输出端Carry2。
[0108]除以上已经描述的装置之外，图8的器件DIS的框图还包括余数寄存器RRS，余数寄存器RRS具有回送到余数寄存器RRS的计算装置MCLR。该余数寄存器还包括复位为零的输入端Rst、增量输入端Inc、数据输入端D1、用于接收逻辑信号SRR的输入端SR，其中逻辑信号SRR用于作为移位寄存器的余数寄存器的运算操作。当然，余数寄存器RRS也由时钟信号CLK调节，并且包括用于接收取消选择的信号的输入端Dsel。
[0109]逻辑信号InR由控制装置MCDM传送至余数寄存器的增量输入端，其中控制装置的功能下文会更详细地回述。这些控制装置接收顺序读取的控制信号En_tog、进位信号Carry和进位信号Carry2作为输入。
[0110]此外，状态机AUT接收时钟信号Clk并传送逻辑信号Dsel、用于增加列地址寄存器的逻辑信号InA、信号En_tog以及用于操作为移位寄存器SRA和SRR的控制信号。
[0111]最后，本身作为GEN已知的传统装置生成数据信号Di (其可以是数据真或者是地址数据)以及时钟信号CLK，以便满足串行协议的需求。
[0112]现在更具体地参见图17，图17是示出以随机读取模式传入地址阶段或者在以顺序读取模式或以页面编程模式传入第一地址的情况下的时序图，在随机读取模式中，数据项以任意地址读取。
[0113]图17的时序图使用就这一点来说通常使用的传统示出。因此，位于逻辑信号的名称之下的长划表示该逻辑信号为零。
[0114]因此，在图17的时序图中看出，有地址位串彳丁传入列地址寄存器RAC和彳丁地址寄存器RAL，然后存储这些位。此外，还存在行数以3为模的同余的实时计算，然后存储该同余。
[0115]图18是示出在例如页面编程模式下传入用于写入的数据的阶段。数据以字节传输。
[0116]每八个时钟周期存在列地址的周期性增量，并且行地址不增加。此外，由于写入相同的页面，因此余数的值被冻结(页面寻址的类型被冻结)，所以不增加余数寄存器。并且，仅位A7的值使得可以从余数的值所指示的两个译码块BCDi中选择必需工作的译码块。
[0117]当然，在页面模式编程阶段，每八个时钟周期存在列地址的周期性增量，第一地址的欧几里得除法仅计算一次，之后由于列地址被增加，因此不再计算该欧几里得除法。
[0118]在仅针对录入的第一地址执行欧几里得除法之后顺序读取存储器的情况下，地址也周期性地增加。由于在顺序读取命令下可以读取存储器的所有字节，因此这时余数寄存器也顺序增加。
[0119]该增量会以0 ;1 ；2 ；0的顺序进行。余数寄存器在顺序读取模式(En_tog = 1)下和页面的结束(所有的列位等于1，因此对应于Carry = 1)时增加(InR = 1)，并且在最后一个页面(Carry2 = 0)时不增加。确实，在最后一个页面时，余数寄存器不会被增加。同样，余数寄存器在页面编程模式下(En_tog = 0)的数据阶段也不增加。
[0120]用于余数寄存器的增量控制信号InR的公式由控制装置MCDM在图16所示逻辑电路的帮助下执行。
[0121]该逻辑电路包括分别接收信号En_tog和Carry的两个反相器INV，以及逻辑门PL2 (这里为N0R门)，逻辑门PL2的两个输入端分别链接至两个反相器INV的两个输出端，并且逻辑门PL2的第三输入端接收信号Carry2。逻辑门PL2的输出端传送信号InR。
[0122]此外，为了使余数寄存器在不丢失禁止值3 (m/2k)或二进制的11的情况下以0 ;1 ；2 ；0即二进制00 ；01 ；10 ；00的顺序增加，提供了包括由逻辑门和反相器形成的逻辑电路的管理装置MCTRL。管理装置MCTRL接收余数寄存器的两级D1和D2的两个值以及信号Inc作为输入，并且标记为PL3的NAND逻辑门的输出充当形成余数寄存器RRS的三级ET0、ET1和ET2的寄存器RG1的Rst输入。
[0123]因此，在D2 = 1且D1 = 0的情况下增量命令(Inc = 1)设置触发器，触发在时钟信号Clk切换为1时即与余数寄存器同步复位，从而可以得到序列00 ；01 ；1,0 ;00(状态1，1对应于先前被示为禁止态的余数3)。
[0124]现在返回图19，其中示出的时序图示出向非最后页面的下一页面的示例性切换(余数寄存器增加)。因此，数据以字节读取，并且每八个时钟周期存在列地址的周期性增量，行地址在列的末端条件性地增加。实际上存在余数寄存器以顺序0，1，2，0的增加，而在页面结束处和最后页面上(Carry = 1和Carry2 = 1)不存在增加。
[0125]在该示例中可以是2兆位存储器的存储器DIS因此可以适合于S08N型的封装BT腔(图21)。该腔具有例如2.5mm x 4mm级的尺寸，这目前代表在工业上以可靠方式可获得的最大腔。
[0126]已经描述的具有683行和384列的物理存储板的器件DIS与高电压发生电路HVG和逻辑电路LG —起呈现出与S08N封装兼容的尺寸(图20)。
[0127]现在返回到图6，这里应当注意，在实践中，右边的第二译码器D⑶21实际上也包含在内，直到其达到物理行LP682和硬布线，以便能够也访问位于图6中物理存储板右面的128字节的块。
[0128]尽管不是必需的，但这种硬布线通常以不破坏物理存储板的对称性的方式实现。这些存储位置可以用于例如存储用户不可访问的测试参数。
[0129]此外，为了限制边缘效应，图20的物理存储板PMP实际上通过在存储板的任一侧增加作为虚拟行的一个或两个附加行来补充。
[0130]图22a至图22e示出根据本发明的存储器的另一实施例。在该示例中，依然存在假设具有256个逻辑列和1024个逻辑行的2兆位存储器。然而，这次每个逻辑页面包括64位(2k = 64;k = 6)的块。因此，如这些图22a至22e所示，每个逻辑页面有四分之五的物理页面。
[0131]因此得到具有320个物理列和820个物理行的物理存储板。这次，执行由5 (m/2k)除的欧几里得除法，因此存在五种可能的不同类型的页面寻址。
[0132]这里再次说明，存储器包括两个第二译码器D⑶20和D⑶21，两个第二译码器D⑶20和D⑶21这次被布置在物理存储板的两端。
[0133]这次，译码装置包括五个译码块B⑶0-B⑶4。这里再次说明，从五个选择一个译码块使用余数的值以及行地址域的两个高阶位A7和A6来执行。这次，每个第二译码器省略了对每五个中的一个逻辑行的译码，而不是如先前所述的每三个中的一个逻辑行。余数寄存器包括四级，而不是三级，并且余数的值可以从0到4，而不是从0到2。
[0134]用于计算余数的真值表较大，并且用于选择与图23的表TB3相对应的译码块BCDi的真值表也较大。
[0135]更精确地，在页面0型寻址中，该页面的256字节存储在物理页面LP0的前四个64字节的块中，并且由译码器D⑶20结合译码块B⑶0-B⑶3来访问。
[0136]在页面1型寻址中，该逻辑页面的前64字节存储在物理页面LP0的后64列中，并且由译码器D⑶21访问，而该逻辑页面1的其它三个64字节的块位于物理页面LP1的前三个64列的块中，并且由译码器D⑶20访问。
[0137]关于页面2型寻址，这种页面的字节在两个物理页面LP1和LP2之间共享，如图22c所示，并且由D⑶21和D⑶20访问。
[0138]在页面3类型的寻址(图22d)中，四分之三的逻辑页面分布在物理页面LP2上，并且最后四分之一分布在物理页面LP3上。前四分之三由右译码器D⑶21访问，而后四分之一由左译码器D⑶20访问。
[0139]最后，对于页面4型寻址，该页面的所有字节存储于物理页面LP3的后四个块中，并且仅由右译码器D⑶21访问。
[0140]本领域技术人员会了解如何修改用于计算余数的装置以及选择模块来适合该新的配置。
[0141]当然，电路的容量可以不同于2兆位，并且逻辑页面的尺寸可以不同于256位。因此，可以考虑4兆位存储器和512位的页面。以更具体的方式，在存储器被组织为页面的情况下，其页面包括2P列(或存储位置，例如字节)，物理页面包括2p+2k字节，k从0变化到ρ_1 ο
[0142]除了较小的最后一个物理页面(其包括2P字节)之外，这是真的，尽管为了以上所述的原因可以进行人工补充。第一物理页面包括逻辑页面0和逻辑页面1的前2k字节。第二物理页面包括逻辑页面1的剩余2p-2k字节以及物理页面2的前2k+1字节。第三物理页面包括逻辑页面2的剩余2p-2k+1字节以及物理页面3的前3x2k字节。第η物理页面终止于物理页面η的前n.2k字节。如果η等于2p_k，则下一物理页面被组织为与第一物理页面相同。
[0143]因此，如果p = 8并且k = 7，则第三页面被组织为与第一页面相同，而如果k等于p-2，并且2p_k等于4，则第五页面被组织为与第一页面相同。物理存储板的寻址以2k字节的块进行。地址译码使用由l+2p/2k除的欧几里得除法。使用逻辑地址由"1+272 k"除的欧几里得除法的余数来确定被寻址的2k字节的块。
[0144]以上在先前实施例中描述的架构是类似的，但当然作为p的值和k的值的函数，行/列地址寄存器和余数寄存器的级数改变。译码块BCDi的数目改变。用于余数计算和选择模块MSEL的真值表不同。
[0145]最后，本发明不限于串行协议EEPR0M型的存储器，而是可以应用于其它类型的存储器，例如具有页面模式并且以“突发”模式读取的RAM或SRAM存储器，同样应用于具有“突发”模式的ROM存储器。
【权利要求】
1.一种存储器，包括: 存储板，包括η行和m列，m和η各自不同于2的幂，m是2k的倍数，k是正整数； 列译码装置，包括分别分配给2k列的块的多个译码块；以及 行译码装置，包括各自被配置为访问仅所述存储板的一部分的多个行译码器。
2.根据权利要求1所述的存储器，其中所述行译码装置包括仅两个行译码器。
3.根据权利要求1所述的存储器，其中所述行译码器被布置在所述译码块的至少一些译码块之间。
4.根据权利要求2所述的存储器，其中所述两个行译码器分别被布置在所述存储板的两端。
5.根据权利要求1所述的存储器，其中所述存储板是被组织为存储页面的非易失性、电可擦除且可编程类型。
6.一种容纳根据权利要求1所述的存储器的封装。
7.根据权利要求6所述的封装，所述封装是S08N或TSS0P8类型，容纳容量大于1兆位的存储器。
【文档编号】G06F12/06GK104361905SQ201410456572
【公开日】2015年2月18日 申请日期:2010年10月13日 优先权日:2009年10月13日
【发明者】弗朗索瓦·塔耶特 申请人:St微电子(鲁塞)有限公司