频率调整装置以及调整频率的方法与流程

本发明是关于一种半导体芯片，更确切地说，本发明是关于一种可以调整频率的半导体电路。

背景技术：

半导体芯片内可以实现复杂的数字电路系统。一般数字电路系统需要时脉信号才可以进行同步的运算。随着工业界对产品功能的要求越来越高，数字电路的时脉更需不断的提升。这种要求在中央处理单元的部分也是很明显。然而，要达到高速的时脉，首先供应数字电路系统的供应电压必须要相对稳定。如果供应数字电路系统的供应电压不稳定，很可能导致数字电路系统的延迟以及错误。然而，现实上外在的环境可能导致供应电压产生不稳的状况，例如连接芯片的电路板本身产生的噪声，可能让供应数字电路系统的电压产生暂时性的电压扰动或者下降。因此，对于芯片设计者而言，有需要设计一种可以对电压的扰动或下降做快速反应的装置，可以让数字电路系统稳定工作而不出错。

技术实现要素：

本发明的一目的在于提供一种频率调整装置，当供应电压突然下降或不稳的时候可以快速对基础时脉信号降频，以维持后方数字电路的正常运作。

本发明的另一目的在于提供一种频率调整装置，当对基础时脉信号进行降频的时候可以抑制突波或噪声。

本发明的另一目的在于提供一种频率调整装置，可以依据后方数字电路的关键路径来弹性调整压降检测器的低限电压。

依据本发明的一实施例，提供一种频率调整装置。该频率调整装置包含一压降检测器以及一除频器。该压降检测器接收一供应电压。该压降检测器比较该供应电压以及一低限电压以输出一比较结果。该除频器接收一基础时脉信号。该除频器依据该比较结果输出一结果时脉信号。其中，当该供应电压大于该低限电压时，该除频器输出该基础时脉信号除以一第一值以作为该结果时脉信号。当该供应电压小于该低限电压时，该除频器将该基础时脉信号除以一第二值作为该结果时脉信号。

依据本发明的另一实施例，提供一种频率调整装置。该频率调整装置包含一样本数字电路模块、一延迟测试单元、一延迟状态决定器以及一除频器。该样本数字电路模块接收一切换信号以输出一样本数字电路模块输出信号。该延迟测试单元包含一延迟单元以及一异或运算单元。该延迟单元接收该样本数字电路模块输出信号并将该样本数字电路模块输出信号延迟至少一个周期。该异或运算单元接收该样本数字电路模块输出信号以及该延迟之后的该样本数字电路模块输出信号以进行异或运算并输出一第一运算结果。该延迟状态决定器接收该第一运算结果并输出一除频指示信号。该除频器接收该除频指示信号以决定一除频数值。该除频器将一基础时脉信号除以该除频数值以输出一结果时脉信号。

依据本发明的另一实施例，提供一种除频器。该除频器包含一遮罩时脉产生器以及一除频单元。该遮罩时脉产生器接收一基础时脉信号以及一降频指示信号。该降频指示信号包含一降频起始脉冲以及一降频结束脉冲。该遮罩时脉产生器输出一遮罩时脉。该遮罩时脉在该降频起始脉冲以及该降频结束脉冲的期间抑制电位切换。该除频单元包含多个d型触发器。这些d型触发器以该遮罩时脉作为触发输入，该除频单元输出一结果时脉信号。

依据本发明的另一实施例，提供一种在切换频率期间抑制噪声的方法。该方法包含下列步骤。首先，比较一供应电压以及一低限电压以输出一比较结果。接着，将该比较结果进行延迟至少一个基础时脉信号的周期以产生一第一比较结果延迟信号。再来，将该第一比较结果延迟信号延迟至少一个基础时脉信号的周期以产生一第二比较结果延迟信号。然后，将该比较结果与该第二比较结果延迟信号进行一异或运算以产生一降频指示信号。该降频指示信号包含一降频起始脉冲以及一降频结束脉冲。然后，将该降频指示信号与该基础时脉信号进行一异或运算以产生一遮罩时脉。该遮罩时脉在该降频起始脉冲以及该降频结束脉冲的期间抑制该基础时脉信号的电位切换。然后，依据该降频指示信号将该遮罩时脉进行降频。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1a表示一个供应电压暂时性不稳的状态；

图1b表示针对供应电压的变化在某一段时间进行降频的示意图；

图2a表示一频率调整装置的一实施例；

图2b表示一频率调整装置的另一实施例；

图3表示一除频器的实施例；

图4表示一降频指示信号的相关波形图；

图5表示一除频信号产生器的实施例；

图6表示产生一降频指示信号的相关信号波形图；

图7表示一频率调整装置的一实施例；以及

图8表示在切换频率期间抑制噪声的方法的流程图。

图中元件标号说明如下：

101压降检测器

102供应电压

103比较结果

104除频器

105基础时脉信号

106结果时脉信号

107除频信号产生器

108降频指示信号

301遮罩时脉产生器

302除频单元

303遮罩时脉

304触发器

305触发器

306与非门

307与非运算结果

401降频起始脉冲

402降频结束脉冲

501第一d型触发器

502第二d型触发器

503异或门

504第一比较结果延迟信号

505第二比较结果延迟信号

601第一样本数字电路模块

602第二样本数字电路模块

603第三样本数字电路模块

604第一延迟单元

605第一异或运算单元

606延迟状态决定器

607除频器

608切换信号

609第一样本数字电路模块输出信号

610第一运算结果

611除频指示信号

613第二样本数字电路模块输出信号

614第三样本数字电路模块输出信号

615延迟单元

616异或运算单元

617延迟单元

618异或运算单元

619第二运算结果

620第三运算结果

621第一延迟测试单元

622第二延迟测试单元

623第三延迟测试单元

624数字电路

s801，s802，s803，s804，s805，s806步骤

具体实施方式

图1a表示一个供应电压暂时性不稳的状态。供应一数字电路的供应电压vdd有可能因为各种原因导致暂时性的电压不稳或电压下降。例如图1a，在时间t1以及时间t2的中间一段时间，供应电压vdd产生下降以及不稳的状况。图1b表示针对供应电压的变化在某一段时间进行降频的示意图。请参照图1b，在一实施例中，在时间t1以及时间t2的中间一段时间，可以利用一频率调整装置将数字电路的时脉进行降频。如此可以确保数字电路能够正常运作，而不因为电压的突降产生错误。除此之外，本发明的另一个目的是当检测到供应电压不稳的时候，时脉的频率可以在极短的时间内进行降频。

请参照图2a，依据本发明的其中一实施例，一频率调整装置100包含一压降检测器101以及一除频器104。该压降检测器101(voltagedropdetector)接收一供应电压102。该压降检测器101比较该供应电压102以及一低限电压(thresholdvoltage)以输出一比较结果103。该除频器104接收一基础时脉信号105。该除频器104依据比较结果103输出一结果时脉信号106。其中，当该供应电压102大于该低限电压时，该除频器104输出基础时脉信号105以作为该结果时脉信号106。当该供应电压102小于该低限电压时，该除频器104将基础时脉信号105除频以作为该结果时脉信号106。该压降检测器101可以是一个比较器。该低限电压可以有好几组电压可供选择。该结果时脉信号可以供后面的数字电路624使用。该数字电路624可以是一个中央处理单元(cpu)。

在一些实施例中，请同时参照图2b以及图6，该频率调整装置100更包含一除频信号产生器107。该除频信号产生器107依据比较结果103产生一降频指示信号108。该降频指示信号108包含一降频起始脉冲401以及一降频结束脉冲402。

请同时参照图2a，图2b，图5以及图6，该除频信号产生器107接收来自该压降检测器101的比较结果103(sel)。当该比较结果103为低电位的时候，表示该供应电压102为正常。当该比较结果103为高电位的时候，代表该供应电压102已经低于该低限电压。此时需要即刻对基础时脉信号105进行降频，以保障后面的数字电路不会出错。

在一些实施例中，请同时参照图2a，图2b以及图5，该除频信号产生器107包含一第一d型触发器501，一第二d型触发器502以及一异或门(xorgate)503。该第一d型触发器501接收该比较结果103。该第一d型触发器501的输出连接于该第二d型触发器502的输入。该异或门503接收该比较结果103以及该第二d型触发器502的输出以进行一异或运算并输出该降频指示信号108。

请参照图5以及图6，该第一d型触发器501将该比较结果103进行第一次延迟，产生一第一比较结果延迟信号504(sel_d)。接下来，该第二d型触发器将该第一比较结果延迟信号504进行第二次延迟，产生一第二比较结果延迟信号505(sel_dd)。该第二比较结果延迟信号505相对于该第一比较结果延迟信号504多延迟了一个基础时脉的周期。接下来，该异或门503接收该比较结果103以及该第二比较结果延迟信号505进行异或(xor)运算，以产生该降频指示信号108。该降频指示信号108包含一降频起始脉冲401以及一降频结束脉冲402。

在一些实施例中，请同时参照图2a，图2b以及图3，该除频器104包含一遮罩时脉(maskclock)产生器301以及一除频单元302。该遮罩时脉产生器301接收一基础时脉信号105以及一降频指示信号108。请参照图6，该降频指示信号108包含一降频起始脉冲401以及一降频结束脉冲402。该遮罩时脉产生器301输出一遮罩时脉303。该遮罩时脉303在该降频起始脉冲401以及该降频结束脉冲402的期间抑制电位切换。该除频单元302包含多个d型触发器304以及305，这些d型触发器以该遮罩时脉303作为触发输入，该除频单元303输出一结果时脉信号106。

在一些实施例中，这些d型触发器包含一第一d型触发器304以及一第二d型触发器305。该第一d型触发器304以该遮罩时脉303作为负缘触发的输入。该第二d型触发器305以该遮罩时脉303作为负缘触发的输入。该第一d型触发器304的输出连接于该第二d型触发器305的输入。在一些实施例中，该除频器104更包含一与非门306。该与非门306接收该第一d型触发器304的输出以及该第二d型触发器305的输出进行一与非运算并输出一与非运算结果307。该与非运算结果307输入该第一d型触发器304。

请同时参照图3以及图4，该遮罩时脉产生器301可以是一个与非门。将该降频指示信号108反相之后输入该与非门(nandgate)，另外将该基础时脉信号105输入该与非门。该与非门进行一个与非运算之后输出该遮罩时脉303。该遮罩时脉303在该降频起始脉冲401以及该降频结束脉冲402的期间由于该与非运算的关系而处于低电位。也就是说，该遮罩时脉303在该降频起始脉冲401以及该降频结束脉冲402的期间抑制该基础时脉信号105的电位切换。接下来，对于该遮罩时脉303进行除频以产生该结果时脉信号106。因为该遮罩时脉303在该降频起始脉冲401以及该降频结束脉冲402的期间抑制该基础时脉信号105的电位切换，所以在后续的除频程序中可以避免除频开始以及结束瞬间的突波与噪声。同时，从检测到供应电压异常到开始降频只花了一个基础时脉信号的周期，其反应极为迅速。

请参照图4与图7，在一些实施例中，该结果时脉信号106在该降频起始脉冲401开始之前的频率是该基础时脉信号105的1/2。在经过该降频起始脉冲401之后，该结果时脉信号106的频率是该基础时脉信号105的1/3。请参照图7，该基础时脉信号105在进入该样本数字电路模块601之前已经降频成为基础时脉信号105的1/2频率。该除频器607有两种选择，一种是将基础时脉信号105的频率除以2，另一种是将基础时脉频率105除以3。因此，在正常情况下，该除频器607会将该基础时脉信号105除以2并输出成为该结果时脉信号106。在该降频起始脉冲401与该降频结束脉冲402之间该除频器607会将该基础时脉信号105除以3并输出成为该结果时脉106。

依据本发明的另一实施例，请参照图7，一种频率调整装置600包含一样本数字电路模块601，一延迟测试单元621，一延迟状态决定器606以及一除频器607。该样本数字电路模块601接收一切换信号608以输出一样本数字电路模块输出信号609。该延迟测试单元621包含一延迟单元604以及一异或运算单元605。该延迟单元604接收该样本数字电路模块输出信号609并将该样本数字电路模块输出信号609延迟至少一个周期。该异或运算单元605接收该样本数字电路模块输出信号609以及该延迟之后的该样本数字电路模块输出信号609以进行异或运算并输出一第一运算结果610。

如果该异或运算单元605的输出显示该样本数字电路模块输出信号609以及该延迟之后的该样本数字电路模块输出信号609的高电位有重叠的部分，表示该样本数字电路模块输出信号609的延迟还不严重，因此可能不需要降频。如果该异或运算单元605的输出显示该样本数字电路模块输出信号609以及该延迟之后的该样本数字电路模块输出信号609的高准没有重叠的部分，表示该样本数字电路模块输出信号609的延迟严重，这种情形可能就需要降频。

该延迟状态决定器606接收该运算结果610并输出一除频指示信号611。该除频器607接收该除频指示信号611以决定一除频数值。该除频器607将一基础时脉信号105除以该除频数值以输出一结果时脉信号106。

在一些实施例中，该样本数字电路模块601为第一样本数字电路模块601，该频率调整装置600更包含一第二样本数字电路模块602以及一第三样本数字电路模块603。该第一样本数字电路模块601的输出连接于该第二样本数字电路模块602的输入，该第二样本数字电路模块602的输出连接于第三样本数字电路模块603的输入。该第一样本数字电路模块601可以是复制一段数字电路624中的关键路径(criticalpath)。同样的，该第二样本数字电路模块602也可以是复制一段数字电路624中的关键路径。该第三样本数字电路模块603也可以是复制一段数字电路624中的关键路径。

在一些实施例中，该延迟测试单元621为第一延迟测试单元621。该频率调整装置600更包含一第二延迟测试单元622以及一第三延迟测试单元623。该第二样本数字电路模块602的输出连接至该第二延迟测试单元622。该第三样本数字电路模块603的输出连接至第三延迟测试单元623。该第二样本数字电路模块602输出一第二样本数字电路模块输出信号613。该第三样本数字电路模块603输出一第三样本数字电路模块输出信号614。

在一些实施例中，该第二延迟测试单元622包含一延迟单元615以及一异或运算单元616。该延迟单元615接收该第二样本数字电路模块输出信号613并将该第二样本数字电路模块输出信号613延迟至少一个周期。该异或运算单元616接收该第二样本数字电路模块输出信号613以及延迟之后的该第二样本数字电路模块输出信号613以进行异或运算并输出一第二运算结果619。

在一些实施例中，该第三延迟测试单元623包含一延迟单元617以及一异或运算单元618。该延迟单元617接收该第三样本数字电路模块输出信号614并将该第三样本数字电路模块输出信号614延迟至少一个周期。该异或运算单元618接收该第三样本数字电路模块输出信号614以及延迟之后的该第三样本数字电路模块输出信号614以进行异或运算并输出一第三运算结果620。在一些实施例中，该延迟状态决定器606为一多工器。该多工器更接收该第二运算结果619以及该第三运算结果620以输出该除频指示信号611。该第二延迟测试单元622与该第三延迟测试单元623的运作与该第一延迟测试单元621雷同，于此不再赘述。

上述第一运算结果610，第二运算结果619以及第三运算结果620可以用于选择不同的低限电压供压降检测器101使用。如果关键路径很长，对压降可能就要更细腻控制，可以利用第三运算结果620以选择一个比较高的低限电压。如果关键路径很短，对压降可能就不需要太细腻控制，可以利用第一运算结果610选择一个比较低的低限电压就可以了。本技术领域人士当知前述的延迟测试单元、延迟单元异或运算单元可以数字电路实现，其实施细节于此不再赘述。

依据本发明的另一实施例，请参照图2以及图7，一频率调整装置100包含一压降检测器101以及一除频器104。该压降检测器101接收一供应电压102。该压降检测器101比较该供应电压102以及一低限电压以输出一比较结果103。该除频器104接收一基础时脉信号105。该除频器104依据该比较结果103输出一结果时脉信号106。其中，当该供应电压102大于该低限电压时，该除频器104输出该基础时脉信号105除以一第一值以作为该结果时脉信号106。当该供应电压102小于该低限电压时，该除频器104将该基础时脉信号105除频以一第二值作为该结果时脉信号106。在一些实施例中，该第一值为2，该第二值为3。在一些实施例中该第一值位1，该第二值为2。当该第一值为1的时候，不需要除频，可以直接以该基础时脉信号105作为结果时脉信号106输出。

请参照图6以及图8，依据本发明的其中一实施例，提出了一种在切换频率期间抑制噪声的方法，该方法包含下列步骤。首先，比较一供应电压102以及一低限电压102以输出一比较结果103(步骤s801)。接着，将该比较结果103进行延迟以产生一第一比较结果延迟信号504(步骤s802)。再来，将该第一比较结果延迟信号504延迟至少一个基础时脉信号105的周期以产生一第二比较结果延迟信号505(步骤s803)。然后，将该比较结果103与该第二比较结果延迟信号505进行一异或运算以产生一降频指示信号108(步骤s804)。该降频指示信号108包含一降频起始脉冲401以及一降频结束脉冲402。然后，将该降频指示信号108的反相信号与该基础时脉信号105进行一异或运算以产生一遮罩时脉303(步骤s805)。该遮罩时脉303在该降频起始脉冲401以及该降频结束脉冲402的期间抑制该基础时脉信号105的电位切换。然后，依据该降频指示信号108将该遮罩时脉303进行降频(步骤s806)。其中这些步骤可以不用依照固定的顺序。有些步骤之间可以互相调换顺序，只要达成的功效是相同的即可。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。