基于DA归零保持函数的时域交织任意波形合成装置及方法与流程

本发明涉及一种基于DA归零保持函数的时域交织任意波形合成装置及方法。

背景技术：

高速任意波形发生技术是以数字、模拟和计算机技术为基础的信号发生技术，广泛应用于雷达、卫星通信、电子对抗、射频测试、集成电路测试等领域中，高速任意波形发生技术已经成为现代电子技术领域的研究热点。以该技术为核心的高速任意波形发生器具有输出频率稳定度和分辨率高，频率切换速度快，并且切换时输出波形相位连续等优点，其丰富的信号激励能力包括高速波形发生器、函数发生器、脉冲/序列发生器、扫频发生器、触发发生器、宽带白噪声信号发生器和幅度调制源等。同时具有序列地址控制功能，能产生数字调制信号、模拟各种复杂信号，甚至信号中的缺陷以及瞬变信号等。随着电子技术的发展，高速任意波形发生器可以在宽带通信、雷达系统、高速脉冲模拟、高速数字设计、现场环境模拟和重放等多种应用具有重要作用。

高速任意波形发生的采样率和带宽受限于DA的采样率和带宽。由于受到DA芯片设计水平和加工工艺的制约，单路DA的采样率及带宽无法满足高速任意波形发生的需求。目前，DA并行模式是解决该问题的主流途径，主要包括插值波形合成方法和基于DA零阶保持函数的时域交织波形合成方法。以2路DA信号合成为例，插值波形合成方法采用开关电路实现2路DA模拟信号的插值。将波形数据的偶数点输出到DA-1，将波形数据的奇数点输出到DA-2。在2：1选择开关的作用下DA-1和DA-2的输出交替地被传送到输出端。波形采样率是DA采样率和开关电路时钟的两倍，有效提高采样率。该方法对开关电路要求较高。基于DA零阶保持函数的时域交织波形合成方法将波形数据的偶数点输出到DA-1，将波形数据的奇数点输出到DA-2。两路DA的时钟频率均为波形采样率的一半，相位相差180度。通过加法器实现DA模拟信号的叠加。叠加的输出信号能够突破单路DA采样率和带宽的限制，实现采样率的提高，但也改变波形数据的幅度和初始相位。

现有的一些高速任意波形发生器采用插值波形合成方法，这种方法对开关电路的切换时间，抖动噪声和使用寿命要求较高，在高频应用中限制较大。其它一些高速任意波形发生器采用基于DA零阶保持函数的时域交织波形合成方法，该方法需在波形数据中添加幅度和相位校正因子，操作复杂。同时，DA零阶保持函数对输出信号频谱包络衰减速度较快，在无补偿条件下不能达到波形采样率的40％。此外，上述两种方法没有降低DA模拟信号失调的措施，不能保证输出信号的质量。

技术实现要素：

本发明为了解决上述问题，提出了一种基于DA归零保持函数的时域交织任意波形合成装置及方法，该发明在时域交织波形合成时无需在波形数据内添加校正因子，DA归零保持函数对输出信号频谱包络衰减具有平缓的滚降特性，具有较大的带宽，同时添加阻抗匹配网络和精密延时调整降低信号的失调，具有操作简单，实现难度低，信号失真小的优点。

为了实现上述目的，本发明采用如下技术方案：

一种基于DA归零保持函数的时域交织任意波形合成装置，包括控制器、并行信号发生模块、时域交织模块和通道调理模块，所述时域交织模块包括两个采用归零保持函数的DA芯片，其中：

所述控制器将波形数据传输到并行信号发生模块，所述并行信号发生模块，在一个采样时钟的上升沿同时产生波形的多个输出相位，通过输出的多个相位值同时对波形查找表寻址，获取相应的DDS数据，将DDS波形数据的偶数采样点数据传输到采用归零保持函数的第一DA芯片，将奇数采样点数据传输到采用归零保持函数的第二DA芯片，两路DA芯片输出的模拟信号经过阻抗匹配、精密延时调整和信号叠加实现两路模拟信号的矢量相加，通道调理模块对相加后的模拟信号进行调理，形成最终的合成结果。

所述采用归零保持函数的DA芯片，输出包络频谱具有平缓的滚降特性。

所述的两路DA的采样时钟频率均为采样率的一半，相位相差180度。

在采样时钟的上升沿有第一DA芯片输出的DDS数据偶数采样点的信号，第二DA芯片的信号为0；下降沿有第二DA芯片输出的DDS数据奇数采样点的信号输出，第一DA芯片的信号为0，等效于两倍采样率的DA零阶保持函数的输出信号。

所述控制器通过存储管理模块连接并行信号发生模块，所述存储管理模块接收波形数据，并将其存储值大容量存储器中，存储完毕后，按照有效数据传输速率通过高速串行总线将波形数据传输到并行信号发生模块。

所述有效数据传输速率为波形数据的采样率与DA芯片的垂直分辨率的乘积。

所述控制器配置有人机交互模块，通过人机交互模块对波形进行编辑，得到波形数据，将波形数据存储为.data格式的文件，再根据量化位数对波形数据量化传输。

所述量化位数由DA芯片的垂直分辨率D确定。

所述并行信号发生模块，包括相位累加器，所述相位累加器连接多路相位加法器，每个相位加法器配备有波形查找表进行寻址，获取相应的DDS数据，所有DDS数据均传输给并串转换模块；所述相位累加器还连接有提供时钟频率的时钟单元。

所述相位累加器并行的路数大于等于波形数据采样率和时钟频率的商。

所述时域交织模块包括两路DA芯片、阻抗匹配网络、精密延时模块和矢量叠加模块，分别对DDS数据偶数采样点和奇数采样点数据进行数模转换，阻抗匹配网络降低两路DA芯片输出信号之间的幅度失调，精密延时模块用于调整两路DA芯片输出信号之间的时序失调，矢量叠加模块用于两路DA输出信号的叠加合成。

叠加后的信号在采样时钟上升沿的和下降沿均有信号输出，等效为一路零阶保持函数的DA的信号输出，其采样率是第一DA芯片和第二DA芯片的两倍。

所述通道调理模块包括低通滤波模块和幅度控制模块，所述低通滤波模块滤除带宽外的杂散信号，幅度控制模块进行衰减、放大和直流偏置处理，使输出信号满足幅度和偏置的要求。

一种基于DA归零保持函数的时域交织任意波形合成方法，包括以下步骤：

(1)根据用户的波形参数设置，产生任意波形数据；

(2)通过采样率和垂直分辨率计算得到数据读取速度，根据读取速度读取波形数据，得到DDS波形数据；

(3)将DDS波形数据的偶数采样点数据传输到采用归零保持函数的第一DA芯片，将奇数采样点数据传输到采用归零保持函数的第二DA芯片，两路DA芯片输出的模拟信号经过阻抗匹配、精密延时调整和信号叠加实现两路模拟信号的矢量相加；

(4)对相加后的模拟信号进行滤波和控制信号幅度，得到输出波形。

本发明的有益效果为：

(1)本发明采用两路DA归零保持函数输出的信号叠加，等效于两倍采样率的DA零阶保持函数的输出信号，不会引入其它的幅度和相位变量，无需补偿，操作较为简单，提高采样率；

(2)本发明DA归零保持函数对输出信号频谱包络衰减具有平缓的滚降特性，在相同采样率时具有较大的带宽；

(3)本发明在时域交织时采用阻抗匹配网络降低幅度失调，通过精密延时调整降低时序失调，具有信号失真小的优点。

附图说明

图1是本发明的原理框图；

图2是本发明的总体工作流程图；

图3是本发明的并行信号发生模块实现框图；

图4是本发明的时域交织模块实现框图；

图5是本发明的DA归零保持函数时序图；

图6是本发明的DA归零保持函数的输出频谱包络曲线图；

图7是本发明的信号叠加时序图；

图8是本发明的叠加后的输出包络频谱图。

具体实施方式：

下面结合附图与实施例对本发明作进一步说明。

本发明提出了一种适用于高速任意波形发生的基于DA归零保持函数的时域交织任意波形合成装置，它通过两路归零保持函数的DA时域交织。根据用户的波形参数设置，在主机产生任意波形数据并传输到大容量存储器。通过采样率和垂直分辨率计算得到从大容量存储器读取速度，根据读取速度从大容量存储器中读取波形数据进行并行DDS信号发生，得到DDS波形数据。将DDS波形数据的偶数采样点数据传输到采用归零保持函数的第一DA芯片，将奇数采样点数据传输到采用归零保持函数的第二DA芯片，两路DA的采样时钟频率均为采样率的一半，相位相差180度。两路DA输出的模拟信号经过阻抗匹配、精密延时调整和信号叠加实现两路模拟信号的矢量相加。最后对相加后的模拟信号进行调理，主要包括滤波和控制信号幅度。该装置输出波形采样率是采样时钟和DA采样率的两倍，带宽可达到波形采样率的40％，具有采样率高和带宽大等优点。

任意波形合成装置主要包括主机，存储管理模块，高速大容量存储器，并行信号发生模块，时域交织模块，通道调理模块和时钟模块。原理框图如图1所示。主机提供人机交互功能实现用户对波形的编辑，得到波形数据。然后主机将波形数据存储为.data格式的文件。最后主机根据量化位数对波形数据量化传输。量化位数由DA的垂直分辨率D确定。总体工作流程图如图2所示。

存储管理模块主要包括高速串行总线模块、数据缓存模块和存储控制模块，由FPGA逻辑实现。首先将主机的波形数据存储到高速大容量存储器，存储器的容量大于波形数据的数据量。在存储完毕后，存储管理模块按有效数据传输速率S通过高速串行总线将波形数据传输到并行信号发生模块。

S＝f_s×D (1)

其中f_s为波形数据的采样率，D为垂直分辨率。

并行信号发生模块完成波形数据的并行DDS信号发生，由FPGA逻辑实现。波形数据的采样率达到数GHz级，在FPGA内的相位累加器和波形存储器工作速度仅为数百MHz级。为了突破工作速度的限制，在硬件实现时，将波形数据并行存储和取样，在一个采样时钟的上升沿同时产生波形的多个输出相位，通过输出的多个相位值同时对波形查找表寻址，获取相应的DDS数据。实现框图如图3所示。假设频率控制字为K，相位累加器的位数为N，并行DDS的路数为m，波形数据的采样率为mf_a，则输出信号的频率可表示为：

其中，f_s＝mf_a，0≤K≤2^N-1。

频率分辨率为：

m的取值为：

其中，f_F为FPGA稳定工作的时钟频率。

并行信号发生模块将波形数据并行存储和取样，在一个采样时钟的上升沿同时产生波形的多个输出相位，通过输出的多个相位值同时对波形查找表寻址，获取相应的DDS数据。其中，并行的路数大于等于波形数据采样率和FPGA稳定工作的时钟频率的商。

由式(2)可以看出，采样率为f_a的m路并行DDS信号输出等效于采样频率为mf_a的单DDS的输出效果。从式(3)可得，m路并行DDS信号发生并不改变输出信号的频率分辨率，仅仅是在一个采样时钟周期内，同时生成m个相位值和m个波形数据点。从而将相位累加器和波形存储器的工作速度降低m倍。最后将产生的DDS数据偶数采样点和奇数采样点分别传输到时域交织模块。

时域交织模块包括两路DA，阻抗匹配网络，精密延时模块和矢量叠加模块。实现框图如图4所示。两路DA包括第一DA芯片和第二DA芯片，分别对DDS数据偶数采样点和奇数采样点数据进行数模转换。两路DA采用归零保持函数模式，在DA时钟的上升沿输出信号，在DA时钟的下降沿输出为0，时序图如图5所示。对归零保持函数进行傅里叶变换得到输出信号的频谱包络函数为：

其中，T为单路DA的采样周期。归零保持函数输出包络频谱图如图6所示，其中f_b为单路DA的采样率。从图中可以看出归零保持函数输出包络频谱具有平缓的滚降特性，采样率f_b的80％带宽内的幅度补偿小于3dB。在时钟周期的一半时间里信号为0，所以初始值衰减为-6dB。

两路DA时钟相位相差180度，采样时钟扇出为两路，一路输入到第一DA芯片，另一路反相后输入到第二DA芯片，即第一DA芯片时钟的上升沿对应第二DA芯片时钟的下降沿，其中采样时钟由时钟模块产生。这种情况下，在采样时钟的上升沿有第一DA芯片输出的DDS数据偶数采样点的信号，第二DA芯片的信号为0；下降沿有第二DA芯片输出的DDS数据奇数采样点的信号输出，第一DA芯片的信号为0。阻抗匹配网络用于降低两路DA输出信号之间的幅度失调，精密延时模块用于调整两路DA输出信号之间的时序失调。矢量叠加模块用于两路DA输出信号的叠加合成。信号叠加时序图如图7所示，叠加后的信号在采样时钟上升沿的和下降沿均有信号输出，等效为一路零阶保持函数的DA的信号输出，其采样率是第一DA芯片和第二DA芯片的两倍。对叠加后的保持函数进行傅里叶变换得到输出信号的频谱包络函数为：

其中，T_s为波形数据的采样周期。叠加后的输出包络频谱图如图8所示，从图中可以看出，初始值的-6dB衰减，通过2路叠加可以补偿为0dB。时域交织模块输出信号的采样率f_s为单路DA采样率f_b的两倍，即f_b＝f_s/2。根据镜像信号和非线性谐波抵消原理，在2f_b带宽内的镜像信号和非线性谐波均被抵消，只有有效信号，输出信号带宽可以达到输出信号采样率f_s的40％。

采用归零保持函数的DA芯片，输出包络频谱具有平缓的滚降特性。采用两路DA归零保持函数的输出信号进行叠加，两路DA时钟相位相差180度，在采样时钟的上升沿有第一DA芯片输出的DDS数据偶数采样点的信号，第二DA芯片的信号为0；下降沿有第二DA芯片输出的DDS数据奇数采样点的信号输出，第一DA芯片的信号为0，等效于两倍采样率的DA零阶保持函数的输出信号。

通道调理模块包括低通滤波和幅度控制两部分。低通滤波滤除带宽外的杂散信号。幅度控制包括衰减、放大和直流偏置，使输出信号满足幅度和偏置的要求。最后将信号输出到装置外。

时钟模块为存储管理模块、并行信号发生模块和时域交织模块提供时钟。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。