技术总结
本发明公开一种基于现场可编程门阵列FPGA的高层次综合HLS工具优化加速拟牛顿算法的方法，步骤包括：(1)、分析拟牛顿算法的功能，划分出拟牛顿算法的主要计算模块；(2)、利用高级语言C，C++实现上述步骤(1)中的各个模块，并且验证算法功能的正确性；(3)、将上述步骤(2)功能验证正确的拟牛顿算法作为输入文件，利用高层次综合工具，将高级语言转化为RTL级语言，验证生成的RTL代码；(4)、将生成的RTL代码制作成比特流文件，下载配置到FPGA的可配置逻辑部分。本发明从加速拟牛顿算法出发，利用高层次综合实现拟牛顿算法，通过FPGA实现对拟牛顿算法加速,降低了FPGA的开发难度。
技术研发人员：刘强;马磊
受保护的技术使用者：天津大学
文档号码：201611035499
技术研发日：2016.11.19
技术公布日：2017.05.31