一种基于CPCI6U总线的大容量NANDFLASH存储板的制作方法

本实用新型涉及核电站检验设备技术领域，具体的涉及一种基于CPCI 6U总线的大容量NAND FLASH 存储板。

背景技术：

随着数据存储技术的发展，对存储板高速，大容量的需求越来越急迫。目前市场上存在基于NAND Flash 芯片的存储板，但由于其拓扑结构、传输方式及控制芯片等技术制约了单板容量和存储带宽。

技术实现要素：

针对上述现有技术存在的问题，本实用新型在现有技术基础之上作进一步改进，本实用新型涉及一种基于CPCI 6U总线的大容量NAND FLASH 存储板，本实用新型采用并行NAND FLASH存储阵列拓展了存储容量，通过带高带接口的FPGA提升其存储速度。

本实用新型通过以下技术方案实现上述实用新型目的。

一种基于CPCI 6U总线的大容量NAND FLASH 存储板，包括电源管理模块、NAND FLASH存储阵列、DSP、FPGA1、FPGA2；

所述电源管理模块用于向NAND FLASH存储阵列、DSP、FPGA1、FPGA2提供工作电压；

每个所述NAND FLASH存储阵列包括多个NAND FLASH芯片；

所述FPGA1分别与NAND FLASH存储阵列、DSP、FPGA2通信，用于控制NAND FLASH存储阵列；

所述DSP还与PHY通信，所述PHY还与RJ45通信，所述DSP通过FPGA1实现对NAND FLASH存储阵列缓存、转发以及存取管理；

所述FPGA2还与SRIO以及两路光纤接口通信，所述FPGA2用于对SRIO数据的中转和管理。

本实用新型中，存储模块物理结构主要由NAND FLASH存储阵列、FPGA1、FPGA2、高性能DSP 和各类板载连接器组成，NAND FLASH存储阵列组由FPGA1控制，以页为基本单元进行存储，以块为基本单元进行擦除，具有较快的编程和擦除速度，尤其适合数据的顺序存取。NAND FLASH具有非易失性，掉电数据不丢失，可靠性高，具有极高的单元密度，且写入擦除速度快，另外它还具有扩展性强、成本低、功耗小等优点，因此NAND FLASH芯片常应用于大容量的存储系统中。由多片NAND FLASH 芯片组成的NAND FLASH存储阵列，可以兼容多种容量的NAND FLASH芯片，采用空间并行与时间并行的方法来拓宽存储带宽。FPGA2用于对SRIO数据的中转和管理，还连接两路光纤接口。因此，本实用新型的存储板可实现存储大容量数据的目的，且其存储速度很快。

进一步的，所述NAND FLASH存储阵列包括128片NAND FLASH芯片，每64片所述NAND FLASH芯片为一组，组间通过数据线互连，需要64x8=512根数据线，除RE和WE每根线连接4片FLASH之外其余控制线均连接8片FLASH。

进一步的，上述存储板还包括用于提供整板时钟的50MHz晶振，用于向DSP的MAC提供专用时钟的62.5 MHz差分晶振，用于向FPGA1和SRIO提供时钟的25 MHz晶振。

进一步的，所述50MHz晶振由IDT5V9351驱动，并为FPGA2和DSP提供50MHz的时钟频率，为FPGA1、DSP、CPLD以及PHY提供25 MHz的时钟频率。

进一步的，所述25MHz晶振由ICS841664AGI驱动，为FPGA1和SRIO提供156.25 MHz的时钟频率。

进一步的，所述FPGA1采用XC5VLX30T芯片，所述FPGA2采用XC5VLX110芯片。

进一步的，所述DSP采用DM648芯片。

进一步的，所述NAND FLASH芯片的存储容量为8GB。

进一步的，所述存储板的外形尺寸为：233.35 mm×160 mm×1.6mm，公差为0.2 mm。

本实用新型与现有技术相比，至少具有以下益效果：

（1）本实用新型中，存储模块物理结构主要由NAND FLASH存储阵列、FPGA1、FPGA2、高性能DSP 和各类板载连接器组成，NAND FLASH存储阵列组由FPGA1控制，以页为基本单元进行存储，以块为基本单元进行擦除，具有较快的编程和擦除速度，尤其适合数据的顺序存取。NAND FLASH具有非易失性，掉电数据不丢失，可靠性高，具有极高的单元密度，且写入擦除速度快，另外它还具有扩展性强、成本低、功耗小等优点，因此NAND FLASH芯片常应用于大容量的存储系统中。

（2）本实用新型由多片NAND FLASH 芯片组成的NAND FLASH存储阵列，可以兼容多种容量的NAND FLASH芯片，采用空间并行与时间并行的方法来拓宽存储带宽。FPGA2用于对SRIO数据的中转和管理，还连接两路光纤接口。因此，本实用新型的存储板可实现存储大容量数据的目的，且其存储速度很快。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为本实用新型的原理框图；

图2为本实用新型的时钟分配框图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例1：

如图1所示，一种基于CPCI 6U总线的大容量NAND FLASH 存储板，包括电源管理模块、NAND FLASH存储阵列、DSP、FPGA1、FPGA2；电源管理模块用于向NAND FLASH存储阵列、DSP、FPGA1、FPGA2提供工作电压；每个NAND FLASH存储阵列包括多个NAND FLASH芯片；FPGA1分别与NAND FLASH存储阵列、DSP、FPGA2通信，用于控制NAND FLASH存储阵列；DSP还与PHY通信， PHY还与RJ45通信， DSP通过FPGA1实现对NAND FLASH存储阵列缓存、转发以及存取管理；FPGA2还与SRIO以及两路光纤接口通信， FPGA2用于对SRIO数据的中转和管理。

本实用新型中，存储模块物理结构主要由NAND FLASH存储阵列、FPGA1、FPGA2、高性能DSP 和各类板载连接器组成，NAND FLASH存储阵列组由FPGA1控制，以页为基本单元进行存储，以块为基本单元进行擦除，具有较快的编程和擦除速度，尤其适合数据的顺序存取。NAND FLASH具有非易失性，掉电数据不丢失，可靠性高，具有极高的单元密度，且写入擦除速度快，另外它还具有扩展性强、成本低、功耗小等优点，因此NAND FLASH芯片常应用于大容量的存储系统中。由多片NAND FLASH 芯片组成的NAND FLASH存储阵列，可以兼容多种容量的NAND FLASH芯片，采用空间并行与时间并行的方法来拓宽存储带宽。FPGA2用于对SRIO数据的中转和管理，还连接两路光纤接口。因此，本实用新型的存储板可实现存储大容量数据的目的，且其存储速度很快。

实施例2：

本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中，进一步的，所述NAND FLASH存储阵列包括128片NAND FLASH芯片，每64片所述NAND FLASH芯片为一组，组间通过数据线互连，需要64x8=512根数据线，除RE和WE每根线连接4片FLASH之外其余控制线均连接8片FLASH。

实施例3：

本实施例是在上述实施例基础上做的进一步改进，如图1和图2所示，在本实施例中，上述存储板还包括用于提供整板时钟的50MHz晶振，用于向DSP的MAC提供专用时钟的62.5 MHz差分晶振，用于向FPGA1和SRIO提供时钟的25 MHz晶振。50MHz晶振由IDT5V9351驱动，并为FPGA2和DSP提供50MHz的时钟频率，为FPGA1、DSP、CPLD以及PHY提供25 MHz的时钟频率。25MHz晶振由ICS841664AGI驱动，为FPGA1和SRIO提供156.25 MHz的时钟频率。

实施例4：

本实施例是在上述实施例基础上做的进一步改进，如图1和图2所示，在本实施例中，FPGA1采用XC5VLX30T芯片FPGA2采用XC5VLX110芯片，DSP采用DM648芯片，NAND FLASH芯片的存储容量为8GB，所述存储板的外形尺寸为：233.35 mm×160 mm×1.6mm，公差为0.2 mm。

如上所述，可较好的实施本实用新型。