一种机载设备软件加载电路的制作方法

本实用新型属于航空电子技术领域，具体涉及一种机载设备软件加载电路。

背景技术：

嵌入式系统在航空机载设备中的应用十分广泛。嵌入式系统中微控制器工作需要嵌入式软件，在产品开发调试过程中，嵌入式软件通常通过仿真器等方式进行加载及调试。但当产品封装机箱盖板装机使用后，再通过仿真器的方式进行软件的加载就变得十分不易。而传统使用的产品返厂升级，或更换部件板等方式既浪费资源，又没有时效性。因此，为机载设备进行现场软件升级变得十分必要。不适当的加载方式具有缺陷：不能保证软件加载的正确性，或当加载过程中发生断电等异常情况时会导致设备运行异常。

技术实现要素：

本实用新型所要解决的技术问题是：为机载嵌入式设备提供一种软件加载电路，在机载设备现有硬件环境下，仅需增加少量器件即可实现软件加载功能。

本实用新型的机载设备软件加载电路，其由HDLC总线收发电路、CPU运行电路、加载识别信号抗干扰隔离电路和逻辑控制电路组成，所述HDLC总线收发电路与所述CPU运行电路连接，将收待到的加载软件发送至所述CPU运行电路，该CPU运行电路与所述逻辑控制电路连接，机载设备面板与所述加载识别信号抗干扰隔离电路、所述逻辑控制电路依次连接，加载识别信号由所述逻辑控制电路发送至所述CPU运行电路作为所述CPU运行电路的输出FLASH使能信号。

所述HDLC总线收发电路在RS-485硬件链路下采用HDLC总线协议实现地面维护设备和机载设备的软件加载通信。

所述CPU运行电路包括两片FLASH芯片，一片用于存储设备应用程序，一片用于存储设备在线加载程序。

所述加载识别信号抗干扰隔离电路通过光耦V1对信号进行隔离防护，通过防反二极管V2对设备电源进行保护。

所述逻辑控制电路通过FPGA对加载识别信号进行逻辑操作，向所述CPU运行电路输出FLASH芯片的使能信号。

地面维护设备通过所述HDLC总线收发电路的HDLC总线电缆连接至机载设备面板连接器。

本实用新型的有益效果：该机载设备软件加载电路，在设备正常工作原有硬件基础上增加跳线逻辑操作即可实现软件加载功能。加载方法简单，并能保证加载稳定可靠，产品运行正常。在无需拆开机箱盖板的情况下，可进行稳定可靠的软件升级维护，操作简便易行。抗干扰能力强。其完善的逻辑性，可保证软件在加载过程中如出现异常状况容易恢复。比如软件加载中设备突然断电，只需再次上电即可重新加载。可靠保证设备正常运行。

附图说明

图1是本实用新型软件加载电路的组成框图；

图2是本实用新型软件加载模块的电路示意图；

图3是本实用新型FLASH使能信号输出模块的电路示意图。

具体实施方式

下面结合附图对本实用新型做进一步详细描述，参阅图1至图3。

如图1所示，本机载设备主计算机模块软件加载电路由HDLC总线收发电路1，CPU运行电路2，加载识别信号抗干扰隔离电路3，逻辑控制电路4组成。当进行软件加载时，地面维护设备通过HDLC总线将软件代码发送至主计算机模块的HDLC总线收发电路。HDLC总线收发电路将接收到的数据发送至CPU运行电路2，CPU运行电路2将接收数据写入FLASH1中进行软件更新。对FLASH芯片操作的使能信号由逻辑控制电路4给出。

加载识别信号由面板连接器输入，该信号通过加载识别信号抗干扰隔离电路后，进入逻辑控制电路4。逻辑控制电路4将CPU运行电路输出的FLASH操作片选信号和加载识别信号抗干扰隔离电路3输出的加载识别信号进行逻辑操作后，向CPU运行电路2输出FLASH芯片操作的使能信号。

图2为HDLC总线收发电路1和CPU运行电路2的原理框图。HDLC总线收发电路1由总线收发器MAX13088实现硬件基于RS-485的总线通信，电阻R1，R2为终端电阻。地面维护设备与CPU运行电路2的软件通信采用HDLC协议进行数据收发。

CPU运行电路2在设备上电时，从FLASH芯片进行程序引导。FLASH芯片的使能信号F0，F1由逻辑控制电路4给出。设备上电时如F0有效，则设备运行FLASH1中存储的应用程序，实现设备基本功能。如F1有效，则设备运行FLASH2中存储的软件在线加载程序，可实现设备软件加载。当运行FLASH2中的在线加载程序时，该软件可接收HDLC总线收发电路1发送的待加载软件信息，并更新至FLASH1中，实现软件加载。

图3为加载识别信号抗干扰隔离电路3和逻辑控制电路4的原理框图。加载识别信号PROG由机载设备面板连接器引入，当不需要进行软件加载时，该信号不接。需要进行软件加载时在面板连接器上将该信号与电源地短接。PROG信号由加载识别信号抗干扰隔离电路3进行保护，以避免机上复杂环境对信号的干扰而影响设备的正常工作。采用光耦V1实现对PROG信号的隔离，避免干扰信号影响后续逻辑控制电路4。防反二极管V2用于防止干扰信号对设备电源的影响。当PROG信号不接时，引脚悬空，光耦输出信号JP为低电平。PROG信号接地，光耦导通，输出信号JP为高电平。逻辑控制电路4依据JP电平值及CPU运行电路2输出的片选信号，进行逻辑操作后输出对FLASH芯片的使能信号F0，F1。信号抗干扰隔离电路3中的X1用于单板调试使用，在PROG信号未给出的情况下，通过该跳线也可改变光耦输出电平状态。

逻辑控制电路4依据加载识别信号抗干扰隔离电路3输出的JP信号电平值，与CPU运行电路2输出的FLASH片选信号进行逻辑操作后，向FLASH芯片输出F0，F1使能信号。F0，F1同时只能一个信号为高电平，一个信号为低电平，低电平使能，即同时只能选中一片可操作FALSH芯片。逻辑控制电路4使用FPGA器件进行信号逻辑操作。PROG信号不接，JP信号为低电平，产品上电，CPU进行程序引导，向FPGA输出FLASH片选信号，FPGA进行逻辑操作后输出F0为低电平，F1为高电平。即选中FLASH1，此时运行产品正常工作程序。当需进行软件加载时，在设备断电的情况下，PROG信号接地信号。设备上电后JP输出为高电平，FPGA输出F0为高电平，F1为低电平，即选中FLASH2，CPU运行FLASH2中的在线加载程序，该程序可将从HDLC总线接收的数据写入FLASH1中。数据写入完成后，设备断电，将PROG信号与地信号断开。再次上电，产品运行FLASH1中的软件，即更新后的应用软件，以新状态工作。