专利名称：模拟－数字变换电路的制作方法
技术领域：
本发明涉及模拟-数字变换(A/D)电路，尤其涉及具有对A/D变换值的修正功能的A/D变换电路。
以往，作为这种A/D变换电路的例子，如日本专利特开平7-273649号公报所公开的信号变换电路那样，以清除在A/D变换电路中产生的残留误差电路作为目的的A/D变换电路是众所周知的。
图3表示该以往实施例的构成框图。如图3所示，本以往实施例由以下构成，将模拟输入信号11变换成A/D变换器输出信号12输出的A/D变换器1，和输入A/D变换器1的A/D变换器输出信号12，通过控制信号24，输出残留误差修正用码25的残留误差修正用寄存器8，和输入A/D变换器输出信号12和残留误差修正用码25，输出残留误差电压被修正过的数字输出信号26的减法器2。
在图3中，当A/D变换电路的动作开始时，最初，对残留误差修正用寄存器8，进行A/D变换器1中的残留误差修正用的设定。首先，作为模拟输入信号11，对A/D变换器1输入的相当“0”电平的模拟信号。对应该“0”电平的模拟信号的输入，由A/D变换器1输出的A/D变换器输出信号12被输入、保持在残留误差修正用寄存器8中。接受该“0”电平的模拟信号的输入，由A/D变换器1输出的上述A/D变换器输出信号12的数字值，是相当于在该A/D变换器1中产生残留误差电压的数字值，其数字值修正在A/D变换器1中产生的残留误差电压，作为修正残留误差修正用码，被保持在残留误差修正用寄存器8中。因此，在该本实施例的A/D变换动作的开头中的在读取残留误差修正用码时，对残留误差修正用寄存器8，设定保持修正在A/D变换器1中的残留误差电压的残留误差修正用码的初始动作状态。
接着，移向A/D变换器的实施动作，对应变换对象的模拟输入信号11的输入，由A/D变换器1输出的A/D变换器输出信号12，被输入减法器2。在另一方面，对该减法器2，通过控制信号24被控制，由残留误差修正用寄存器8输出的残留误差修正用码25也被输入。接受这两种输入，在减法器2中，进行A/D变换器输出信号12和残留误差修正用码25的减法运算处理。通过该减法运算处理，由减法器2，重叠A/D变换器变换器输出信号12，生成、输出仅消除A/D变换器变换器1的残留误差电压的数字输出信号26。
在上述以往的A/D变换器变换电路中，对在减法器进行的A/D变换输出信号的减法运算处理，为了仅对在A/D变换器中产生的残留误差电压的残留误差修正用码，而进行对A/D变换输出信号12的残留误差电压进行修正是可能的，存在不能进行关于在A/D变换器中的积分线性误差及增益误差的修正这样的缺点。
本发明的目的在于，可实现对于由A/D变换器中产生的残留误差电压引起的数字输出信号的残留误差·数字值加以修正，即使对于在A/D变换器中的积分线性误差及增益误差也能够进行修正的A/D变换电路。
本发明1的A/D变换电路，包括将模拟信号变换成数字信号输出的A/D变换器，和为了存储修正该A/D变换器的A/D变换器输出信号的误差的修正用数据的修正用存储手段，和进行所述A/D变换输出信号和所述修正用数据的减法运算处理，排除该A/D变换输出信号重叠的误差，输出数字输出信号的减法器，其特征在于所述修正用存储手段，具有在按照所述A/D变换器输出信号被规定的地址，存储、保持对应A/D变换器输出信号的修正用数据的功能。
还有，在所述发明中，也可由以下构成，在读取修正码的动作时，向所述减法器输出选择规定的理想码，在A/D变换实际动作时，选择由所述修正用存储手段输出的修正数据，向所述减法器输出的第1信号选择手段，和在读取修正码的动作时，将所述减法器的输出信号，作为修正数据输入信号，向所述修正用存储手段输出，在A/D变换实际动作时，将所达减法器的输出信号，作为理想的数字变换输出信号输出的第2信号选择手段，和在读取修正码动作时，接受规定的控制信号及A/D变换结束信号的输入，对所述修正用存储手段，输出写入信号；在A/D变换器变换实际动作时，接受所述控制信号及A/D变换结束信号的输入，对所述修正用存储手段输出读出信号的逻辑电路手段。
另外，本发明2的A/D变换电路，其特征在于包括，将模拟信号变换成数字信号输出的A/D变换器；和按照由该A/D变换器输出的A/D变换器的输出信号被规定的地址，存储、保持对应该A/D变换器输出信号的理想码的修正用存储手段；和在读取修正码动作时，接受规定的控制信号及A/D变换结束信号的输入，输出对所述修正用存储手段的写入信号，在A/D变换实际动作时，接受所述控制信号及A/D变换结束信号的输入，输出对所述修正用存储手段的读出信号的逻辑电路手段。
还有，作为所述逻辑电路手段，也可由第1及第2与门电路形成，在读取修正码动作时，接受“1”电平的控制信号及“1”电平的A/D变换结束信号的输入，对所述修正用存储手段输出写入信号，在A/D变换实际动作时，接受“0”电平的控制信号及“1”电平的A/D变换变换结束信号的输入，对所述修正用存储手段，输出读出读出信号。
下面简要说明附图。
图1表示本发明的实施例1的框图。
图2表示本发明的实施例2的框图。
图3表示以往实施例的框图。
下面说明符号1-A/D变换器；2-减法器；3-修正用存储器；4,5-选择器；6,7-与门电路；8-残留误差修正用寄存器；11-模拟输入信号；12-A/D变换器输出信号；13-A/D变换器输出上位彼特信号；14,24-控制信号；15-A/D变换结束信号；16-写入信号；17-读出信号；18-修正用码输入信号；19-理想码；20-减法器输入信号；21-减法器输出信号；22,26-数字输出信号；23-修正用码输入信号；25-残留误差修正用码。
实施例以下参照附图，说明本发明。
图1为表示本发明实施例1的框图。如图1所示，本实施例包括下列各组成部分将模拟输入信号11变换为A/D变换器输出信号12而输出的A/D变换器1；具有A/D变换器1分辨率的彼特幅宽输入含有A/D变换器输出信号12的最上位彼特的上位彼特信号13及修正用码输入信号23，与写入信号16及该读出信号17的输入相对应，在该写入信号16为“1”时，在上位彼特信号13的地址写入并存储修正用码输入信号23，而在该读出信号17为“1”时，将上位彼特信号13的地址所存储器的数据作为修正用码输入信号18输出的修正用存储器3；取控制信号14和A/D变换结束信号15的逻辑积，输出所述写入信号16的与门电路6；使控制信号14反转，取与A/D变换结束信号15的逻辑积而输出所述读出信号17的与门电路7；通过控制信号14控制选择修正用码输出信号18与理想用码的任一信号与用码，作为减法器输入信号20输出的选择器4；进行A/D变换器输出信号12与减法器输入信号20的减法处理，作为减法器输出信号21输出的减法器2；输入由减法器2输出的减法器输出信号21，并通过所述控制信号14进行控制，作为所希望的数字输出信号22或修正用码输入信号23的任一信号输出的选择器5。
作为本实施例的工作模式具有包括修正用码读取模式与A/D变换实际工作模式在内的两种工作模式。这些工作模式可由控制信号14切换。尤其，在说明本实施例时，应举这一实施例说明，例如，A/D变换器1的分辨率为8彼特修正存储器3的地址为“OH”至“7H”,A/D变换器输出上位彼持信号13为该A/D变换器输出信号12的上位3彼特。还有，在此种情况下，与A/D变换器输出信号12相对应的修正用存储器3的修正码存储地址如下。即对修正用存储器3，由A/D变换器1输出的A/D变换器输出信号12的上位彼特为由“OOH”至“1FH”时的修正码存储在修正用存储器3的地址“OH”。以下相同，A/D变换器输出信号12的上位彼特为由“2OH”至“3FH”时的修正码存储修正用存储器3的地址“1H”；由“4OH”至“5FH”时的修正码存储修正用存储器3的地址“2H”；由“6OH”于“7FH”时的修正码存储修正用存储器3的地址“3H”；由“8OH”至“9FH”时的修正码存储修正用存储器3的地址“4H”；由“AOH”至“BFH”时的修正码存储修正用存储器3的地址“5H”；由“COH”至“DFH”时的修正码存储修正用存储器3的地址“6H”；由“EOH”至“FFH”时的修正码存储修正用存储器3的“7H”。
其次，说明本实施例的修正码读取模式的工作。首先，控制信号14设定在“1”电平，该控制信号14输入与门电路6及7和选择器4及5，但在选择器4中控制在“1”电平的控制信号14，作为输入信号选择由外部输入的理想码19，作为减法器输入信号20输出，输入减法器2。还有，在选择器5中，控制“1”电平控制信号14，与由减法器2输出的减法器输出信号21的输入相对应，该减法器输出信号21作为修正用码输入信号23输出。还有，由A/D变换器1的A/D变换作用结束时，A/D变换结束信号15作为“1”电平脉冲信号输入，而作为控制信号14和A/D变换结束信号15的逻辑积由与门电路6输出的写入信号16，在减法器2的上述减法处理结果确实之后被输出，输入到修正用存储器3。在这种情况下，控制信号14及A/D变换结束信号15均“1”电平时，该输入信号16为“1”电平信号而被输入修正用存储器3。
在修正用存储器3的地址“OH”存储修正码时，如前所示，对A/D变换器输出信号12由“OOH”至“1FH”输出的任意模拟信号，同时相当于该模拟输出信号11的理想码19输入选择器4，开始了对该任意模拟信号的A/D变换工作。然后，在该A/D变换工作结束时，通过选择器4作为减法器输入信号20输入理想码19输入减法器2。在减法器2中，进行A/D变换器输出信号12与理想码19的减法处理。由该减法器2输出的减法器输出信号21输入选择器5，作为由“1”电平的控制信号14控制的修正码输入信号23输出，通过写入信号16输入修正用存储器3。然后，在该A/D变换工作结束时，通过作为“1”电平脉冲信号输入的A/D变换结束信号15，通过由与门电路6输出的“1”电平写入信号，在所述地址“OH”，作为修正码输入信号23写入。同样，在修正用存储器3的地址“1H”存储修正码时，A/D变换器输出信号12作为由“2OH”至“3FH”输出的任意模拟信号而被设定输入，同时相当于该模拟输入信号11的理想的码19输入选择器4，进行对该任意模拟信号的A/D变换及减法器处理，由选择器5输出的修正码输入信号23输入修正用存储器3，在该修正用存储器3的地址“1H”作为修正码输入信号23写入。以下相同，通过设定由修正用存储器3的地址由“2H”至“7H”对应的模拟输入信号11，进行A/D变换，将各修正码输入信号23存储修正用存储器3。
其次，说明本实施例A/D实际变换工作模式的工作。在该工作模式中，控制信号14设在“0”电平。该控制信号14，与上述情况相同，输入至与门电路6至7，选择器4及5，但在选择器4中，控制“0”电平控制信号14，作为输入信号选择由修正用存储器3输入的修正码输出信号18，作为减法器输入信号20输出，并输入减法器20。还有，在选择器5中，控制“0”电平控制信号14，与由减法器2输出的减法器输出信号21的输出相对应，该减法器输出信号21作为数字输出信号22设定为向外部输出的状态。还有，作为对修正用存储器3的读出信号17，作为“0”电平控制信号14和作为在A/D变换作用结束时“1”电平脉冲信号输入的A/D变换结束信号15的逻辑通过与门电路7输出，并输入修正用存储器3。在这种情况下，控制信号14为“0”电平而A/D变换结束信号15为“1”电平时，该输出信号17作为“1”电平信号而被输入修正用存储器3。
如上所述，通过“0”电平控制信号设定A/D变换实际工作模式，而且在该种工作模式状态下，变换对象的模拟输入信号11输入A/D变换器1时，输出由A/D变换器1进行A/D变换了的A/D变换器输出信号12。然后，随着误A/D变换动作的结束，通过作为“1”电平脉冲信号输入的A/D变换结束信号15,“1”电平读出信号17由与门电路7输入修正用存储器3。在修正用存储器3中，被存储与A/D变换器输出信号12的上位彼特信号13相对应的地址的修正数据，被输入作为修正码输出信号18被输出的选择器4。在选择器4中，通过“0”电平控制信号14控制，选择输出该修正码输出信号18，作为减法器输入信号20输入减法器2。在减法器2中，进行A/D变换器输出信号12和修正码输出信号18的减法处理。由该减法器2输出的减法器输出信号21被输入选择器5，并通过“0”电平控制信号14而被控制，作为所希望的数字输出信号22输出。
还有，在上述的第一实施例的具体实例中，说明相当于下列情况的实例，即作为A/D变换器输出上位彼特信号13，相当于由A/D变换器输出信号12的上位彼特的情况。但是，本实施例不局限于这种情况，通过将所述A/D变换器输出上位彼特信号13变为任一的彼特信号13的彼特数作成具有8彼特，即具有8彼特分辨率的A/D变换器的分辨率的同一彼特幅时，对A/D变换器输出信号12的全部码可具有修正码，可为使数字输出信号22的变换精度成为最佳的状态。
还有，作为本实施例1的另一实施例，通过使修正码的彼特幅变小，可缩小修正用存储器3的存储容量。例如，在A/D变换器1的A/D变换误差为1％以下时，修正码上位6彼特，不需要全为“0”。因此，可使修正用存储器3存储容量变小，这是个优点。
也即是说，在本实施例中，将与由“0”电平于“FULL”电平任一电平的模拟输入信号相对应的A/D变换结果作为地址，通过将该A/D变换结果相对应的修正码存储修正用存储器，在A/D变换实际工作时，通过变换对象的模拟输入信号A/D变换结果和该修正用码的减法处理，加上对起因于A/D变换器1中残留误差电压的误差的排除工作，可一并排除包括起因于积分直线性的误差及增益误差在内的数字输出信号中的误差。
实施例2其次说明本发明的实施例2。图2是表示该实施例2的框图。如图2所示，本实施例包括将模拟输入信号11变换为A/D变换输出信号12的输出A/D变换器1；输入A/D变换器输出信号12，与写入信号16及读出信号17的输入相对应，在读写入信号16为“1”时，将理想码19写入并存储与A/D变换器输出信号12相对应的地址，在该读出信号17为“1”时，将与A/D变换器输出信号12相对应的地址中存储的数据作为数字输出的信号22输出的修正用存储器3；取控制信号14与A/D变换结束信号15的逻辑积，输出所述写入信号16的与门电路6；反转控制信号14并取与A/D变换结束信号15的逻辑积，输出所述读出信号17的与门电路7。
即使本实施例也与实施例1的情况相同，由控制信号14切换修正码读取方式和A/D变换实际动作方式。并且，接受控制信号14及A/D变换结束信号15的输入，即使分别输出写入信号16及读出信号17的与门电路6及与门电路7的动作，也与实施例1的情况相同。作为具体的1实施例，在A/D变换器1的分辨率为8彼特的情况，对应由A/D变换器1变换输出的A/D变换器输出信号12的地址，包含从“OOH”开始至“FFH”的256地址，彼特幅宽是与A/D变换器1的分辨率情况相同的8位。对修正用存储器3，通过“1”电平的写入信号16，在包含上述从“OOH”至“FFH”的地址，写入存储对应分别的A/D变换器输出信号12的理想码，在A/D变换实际动作时，对A/D变换器1输入变换对象的模拟输入信号11，当A/D变换器输出信号12被变换输出时，通过“1”电平的读出信号17，由修正用存储器3读出对应该A/D变换器输出信号12的地址数据，作为数字输出信号22被输出。也就是说，在本实施例中，对于对应A/D变换输出信号12的地址，由于具有直接理想码，因此，不需要包含所述实施例1中的减法器2，选择器4及选择器5的电路构成，有可减少电路规模这样的优点。
如以上说明的那样，本发明1的A/D变换电路，修正用存储器，以对应模拟输入信号的输入电平的A/D变换值作为地址，存储对应该模拟输入信号的修正码，在A/D变换实际动作时，通过读出所述修正码，修正由A/D变换器输出的A/D变换器输出修正码的误差，具有可修正排除由该A/D变换器中残留误差电压引起的误差的同时，排除包括由积分线性引起的误差及增益误差的数字输出信号中的误差的效果。
还有，本发明2的A/D变换电路，修正用存储器，以对应模拟输入信号的输入电平的A/D变换值作为地址，存储对应该模拟输入信号的理想码，在A/D变换实际动作时，通过读出所述理想码，作为数字输出信号输出，在小电路规模中，具有可排除由该A/D变换器中的残留误差电压引起的误差的同时，排除包括由积分线性引起的误差及增益误差的数字输出信号中的误差这样的效果。
权利要求
1.一种A/D变换电路，包括将模拟信号变换成数字信号输出的A/D变换器，和为了存储修正该A/D变换器的A/D变换器输出信号的误差的修正用数据的修正用存储手段，和进行所述A/D变换输出信号和所述修正用数据的减法运算处理，排除该A/D变换输出信号重叠的误差，输出数字输出信号的减法器，其特征在于所述修正用存储手段，具有在按照所述A/D变换器输出信号被规定的地址，存储、保持对应A/D变换器输出信号的修正用数据的功能。
2.根据权利要求1所述的A/D变换电路，其特征在于由以下构成，在读取修正码动作时，选择规定的理想码，输出给所述减法器；在A/D变换实际动作时，选择由所述修正用存储手段输出的修正数据，输出给所述减法器的第1信号选择手段；和在读取修正码动作时，将所述减法器的输出信号作为修正数据输入信号，输出给所述修正用存储手段，在A/D变换实际动作时，将所述减法器的输出信号，作为理想的数字变换输出信号输出的第2信号选择手段；和在读取修正码动作时，接受规定的控制信号及A/D变换结束信号的输入，对所述修正用存储手段输出写入信号，在A/D变换实际动作时，接受所述控制信号及A/D变换结束信号的输入，输出对所述修正用存储手段的读出信号的逻辑电路手段。
3.一种A/D变换电路，其特征在于包括，将模拟信号变换成数字信号输出的A/D变换器；和按照由该A/D变换器输出的A/D变换器的输出信号被规定的地址，存储、保持对应该A/D变换器输出信号的理想码的修正用存储手段；和在读取修正码动作时，接受规定的控制信号及A/D变换结束信号的输入，输出对所述修正用存储手段的写入信号，在A/D变换实际动作时，接受所述控制信号及A/D变换结束信号的输入，输出对所述修正用存储手段的读出信号的逻辑电路手段。
4.根据权利要求2或3所述的A/D变换电路，其特征在于，所述逻辑电路手段是由第1及第2与门电路构成，在读取修正码动作时，接受“1”电平的控制信号及“1”电平的A/D变换结束信号的输入，输出对所述修正用存储手段的写入信号，在A/D变换实际动作时，接受“0”电平的控制信号及“1”电平的A/D变换结束信号的输入，输出对所述修正用存储手段的读出信号。
全文摘要
一种A/D变换器,由将模拟输入信号A/D变换的变换器,将该变换器输出信号的上位彼特信号作为地址存储修正用码输入信号、将所述上位彼特信号地址的数据作为修正用码输出信号的输出修正用存储器,输出分别写入信号的读出信号的与门电路,选择输出修正用码输出信号和理想码的选择器,进行A/D变换器输出信号12和减法器输入信号减法处理的减法器,输入减法器的输出信号,选择输出理想数字输出信号或修正用码输入信号的选择器构成。
文档编号H03M1/10GK1218333SQ98119688
公开日1999年6月2日 申请日期1998年9月22日 优先权日1997年9月22日
发明者冈本智纪 申请人:日本电气株式会社