紧凑cmos器件绝缘结构的制作方法
【技术领域】
[0001]本发明涉及一种功率集成电路，具体涉及一种紧凑CMOS器件绝缘结构。
【背景技术】
[0002]高压应用的单片功率集成电路(PIC)有时集成在模拟和数字电路上。例如，一种直流-直流转换器类型的功率集成电路，可以在一个单独的集成电路上集成控制器和一个或两个电源开关。也因此，构成功率集成电路中模拟电路的CMOS器件，必须与噪声衬底绝缘，以避免由噪声引起的电路故障。确切地说，模拟电路通常包括频带间隙、放大器和传感电路等敏感电路。数字电路通常包括振荡器、逻辑电路和PWM控制器。传统的功率集成电路包括模拟电路和数字电路各自的接地连接(模拟接地和数字接地)。功率集成电路的衬底(通常为P-型衬底)，通常连接到数字接地，数字时钟电路的开关动作导致数字接地趋近于噪声。功率集成电路的敏感CMOS模拟电路必须与P-型衬底和噪声模拟接地绝缘。
[0003]在CMOS模拟电路中，PMOS器件由于形成在N-阱中，因此与P-型衬底自我绝缘。然而，NMOS器件形成在P-阱中，如果不绝缘的话，就会直接连接到P-型衬底。传统的功率集成电路利用一个N-型掩埋层(“N-掩埋层”)和漏极端N-型掩埋层的深N-阱环，使CMOS器件与P-衬底绝缘。图1和2表示在集成电路中传统的CMOS器件绝缘结构。参见图1和2，集成电路I通常使用一个或多个电路模块1-3制成，每个电路模块都含有模拟或数字电路。在本例中，每个电路模块1-3都与CMOS器件绝缘结构绝缘，CMOS器件绝缘结构包括一个深N-阱环5和一个N-型掩埋层14，在环5限定的电路模块内的整个区域下方。如图2所示的电路模块10示例，N-掩埋层14延伸，穿过深N-阱环5之间的电路模块下方的整个区域。PMOS和NMOS器件形成在各自的N-阱18和P-阱20中，在N-掩埋层14上方的外延层13中。因此，PMOS和NMOS器件被深N-阱环5和N-掩埋层14完全包围，与P-型衬底12绝缘，P-型衬底12通常连接到数字接地。虽然使模拟电路模块和噪声P-型衬底绝缘更加关键，但是传统的集成电路通常使模拟和数字电路模块绝缘，以保持衬底的噪声较低，导致从衬底到模拟模块测试较低的噪声耦合。
[0004]虽然传统的CMOS器件绝缘结构非常有效，但由于使用了深N-阱，使绝缘结构占据了很大面积的硅。深N-阱通常与很大的向外扩散有关，故在邻近的深N-阱之间必须具有很大的间距。因此，利用传统的CMOS器件绝缘结构制成的集成电路晶片尺寸很大，增加了集成电路的成本。
【发明内容】
[0005]本发明目的是提供一种紧凑CMOS器件绝缘结构，缩小了器件绝缘所需的硅面积，从而降低了集成电路的晶片尺寸和成本，同时有利于保持衬底噪声较低，使得从衬底到模拟模块的噪声耦合较低。
[0006]为了达到上述目的，本发明通过以下技术方案实现:
一种集成电路，其特点是，包括: 一第一导电类型轻掺杂的半导体层；
一第一导电类型的第一阱，形成在半导体层中，所述的第一阱罩住有源器件，并且连接到第一阱电势，
一第二导电类型的第二阱，形成在半导体层中，包围着第一阱，所述的第二阱罩住有源器件，并且连接到第二阱电势；以及
一第二导电类型的掩埋层，形成在第一阱下方，至少部分重叠包围着所述第一阱的第二阱。
[0007]所述的掩埋层与第二阱接触。
[0008]所述的掩埋层形成在第二阱周围，但不与第二阱接触。
[0009]所述的掩埋层与整个第二阱重叠。
[0010]所述的半导体层包括:
一第一导电类型的半导体衬底；以及
一第一导电类型的外延层，形成在所述的半导体衬底上，所述的掩埋层形成在半导体衬底上。
[0011]所述的第一阱罩住第二导电类型的MOS晶体管，作为有源器件。
[0012]所述的第二阱罩住第一导电类型的MOS晶体管，作为有源器件。
[0013]所述的第一导电类型为P-型，第二导电类型为N-型。
[0014]所述的第一阱的第一阱电势包括第一接地电势，半导体层电连接到第二接地电势，通过第二阱和掩埋层，第一接地电势与第二接地电势绝缘。
[0015]所述的第二阱的第二阱电势包括一个正电压源电压。
[0016]—种用于制备集成电路的方法，其特征在于，包括:
制备第一导电类型的半导体层，并且轻掺杂；
在半导体层中制备第一导电类型的第一阱，第一阱罩住有源器件，并且连接到第一阱电势，
在半导体层中制备第二导电类型的第二阱包围着第一阱，第二阱罩住有源器件，并且连接到第二阱电势；并且
在第一阱下方，制备第二导电类型的掩埋层，并且部分重叠包围着第一阱的第二阱。
[0017]所述制备第二导电类型的掩埋层，包括:
制备第二导电类型的掩埋层，与所述第二阱接触。
[0018]所述制备第二导电类型的掩埋层包括:
制备第二导电类型的掩埋层，在所述第二阱附近，但不与第二阱接触。
[0019]所述制备第二导电类型的掩埋层，包括:
制备第二导电类型的掩埋层，重叠整个第二阱。
[0020]所述制备第一导电类型的半导体层并且轻掺杂，包括:
制备第一导电类型的半导体衬底；并且
在所述的半导体衬底上，制备第一导电类型的外延层，其中掩埋层形成在半导体衬底上。
[0021]所述的第一阱罩住第二导电类型的MOS晶体管，作为有源区。
[0022]所述的第二阱罩住第一导电类型的MOS晶体管，作为有源区。
[0023]所述的第一导电类型为P-型，所述的第二导电类型为N-型。
[0024]所述第一阱的第一阱电势包括第一接地电势，半导体层电连接到第二接地电势，通过第二阱和掩埋层，第一接地电势与第二接地电势绝缘。
[0025]所述第二阱的第二阱电势包括正电压源电压。
[0026]—种集成电路，包括:
一第一导电类型的半导体层，并且轻掺杂；
一第一导电类型的第一阱，形成在半导体层中，第一阱罩住有源器件，并且连接到第一阱电势，
一第二导电类型的第二阱，形成在半导体层中，包围着第一阱，第二阱罩住有源器件，并且连接到第二阱电势；以及
一第二导电类型的第三阱，形成在半导体层中，第三阱含有第一阱，并且至少部分重叠包围着第一阱的第二阱。
[0027]所述的第三阱包括一个第二导电类型的深阱。
[0028]本发明与现有技术相比具有以下优点:
本发明缩小了器件绝缘所需的硅面积，从而降低了集成电路的晶片尺寸和成本，同时有利于保持衬底噪声较低，使得从衬底到模拟模块的噪声耦合较低。
【附图说明】
[0029]图1为含有传统CMOS器件绝缘结构的传统功率集成电路的俯视图；
图2为利用传统的CMOS器件绝缘结构制备的电路模块的剖面图；
图3为依据本发明的实施例，配置紧凑CMOS器件绝缘结构的CMOS集成电路的俯视图； 图4为依据本发明的实施例，利用紧凑CMOS器件绝缘结构制成的集成电路剖面图；
图5为依据本发明的可选实施例，利用紧凑CMOS器件绝缘结构制成的集成电路的电路丰旲块础面图；
图6为依据本发明的可选实施例，利用紧凑CMOS器件绝缘结构制成的集成电路的电路丰旲块础面图；
图7为依据本发明的可选实施例，使用紧凑CMOS器件绝缘结构的P-阱和N-阱布局的俯视图。
【具体实施方式】
[0030]本发明可以以各种方式实现，包括作为一个工艺；一种装置；一个系统；和/或一种物质合成物。在本说明书中，这些实现方式或本发明可能采用的任意一种其他方式，都可以称为技术。一般来说，可以在本发明的范围内变换所述工艺步骤的顺序。
[0031]本发明的一个或多个实施例的详细说明以及附图解释了本发明的原理。虽然，本发明与这些实施例一起提出，但是本发明的范围并不局限于任何实施例。本发明的范围仅由权利要求书限定，本发明包含多种可选方案、修正以及等效方案。在以下说明中，所提出的各种具体细节用于全面理解本发明。这些细节用于解释说明，无需这些详细细节中的部分细节或全部细节，依据权利要求书，就可以实现本发明。为了条理清晰，本发明相关技术领域中众所周知的技术材料并没有详细说明，以免对本发明产生不必要的混淆。
[0032]在本发明的实施例中，CMOS集成电路中的紧凑CMOS器件绝缘体系构成一个含有PMOS器件的N-阱环，包围着电路模块中含有NMOS器件的P-阱，还在P-阱下方构成一个的掩埋层。换言之，形成NMOS器件的P-阱，被形成PMOS器件的N-阱包围着。N-型掩埋层形成在P-阱下方，部分延伸到周围的N-阱下方。紧凑CMOS器件绝缘体系免去了在电路模块周围使用深N-阱环。因此，集成电路的电路模块可以具有很小的硅面积，减小用于配置集成电路的晶片尺寸。
[0033]更确切地说，本发明所述的紧凑CMOS器件绝缘体系，利用N-掩埋层和周围的PMOS器件的N-阱，提供NMOS器件的绝缘。通过形成在N-阱中，PMOS器件自我绝缘。从而，无需使用消耗很大硅面积的深N-阱环，就可以实现有效的器件绝缘。
[0034]图3表示依据本发明的实施例，配置紧凑CMOS器件绝缘结构的CMOS集成电路俯视图。参见图3，CMOS集成电路50包括电路模块1-4，每个电路模块都含有模拟电路和数字电路，每个电路模块都含有PMOS和NMOS器件互连，以构成各自的数字或模拟电路。PMOS器件形成在N-阱52中，而NMOS器件形成在P-阱54中。在本发明的实施例中，在每个电路模块中，形成NMOS器件所在的P-阱54，被形成PMOS器件所在的N-阱52包围着。形成在P-阱54中的NMOS器件还通过N-型掩埋层(图中没有表示出)，与衬底绝缘。按照这种方式，器件绝缘无需深N-阱环，利用较小的硅面积，可以制成集成电路的电路模块。紧凑CMOS器件绝缘体系缩小了器件绝缘所需的硅面积，从而降低了集成电路50的晶片尺寸和成本。
[0035]在本发明的实施例中，紧凑CMOS器件绝缘结构可用于模拟电路模块和数字电路模块。由于形成在其中的敏感模拟电路必须与经常连接到数字接地的噪声衬底绝缘。数字电路模块的绝缘有利于保持衬底噪声较低，使得从衬底到模拟模块的噪声耦合较低。
[0036]图4表示依据本发明的实施例，利用紧凑CMOS器件绝缘结构制成的集成电路的电路模块剖面图。在以下说明中，使用的参数与集成电路中相同类型的扩散区或相同类型的层参数都相同。参见图4，电路模块60形成在集成电路上，例如图3所示的集成电路50，可以是模拟电路模块或数字电路模块。在本示例中，假设电路模块60为模拟电路模块。电路模块60形成在含有P-型衬底62和P-型外延层63的