一种芯片设计处理的方法及装置与流程

本发明实施例涉及通信技术领域，尤指一种芯片设计处理的方法及装置。

背景技术：

随着芯片规模的不断增大和工艺节点的进一步缩小，功率密度进一步增大，电源完整性分析变得越来越重要。而从自动化测试的角度出发，现在的芯片都会将芯片中的寄存器串成链，来进行扫描测试，而该工作模式，芯片中的电路单元存在大范围同时工作的场景，对电源网络造成很大的冲击，存在测试模式时电路功能失效的风险。因而在当今的芯片设计中，需要确保扫描测试模式下保证电源的完整性，确保测试模式时，芯片能正常工作。所以提供稳定供电网络在芯片物理实现中变得越来越重要。

其中，电源完整性(powerintegrity，简称pi)是指当大量芯片内的功能单元同时翻转时，会产生较大的瞬态电流，这时由于供电线路上的电阻电感的影响，电源线上和地线上电压就会波动和变化，良好的电源分配网络设计是电源完整性的保证，而电源完整性的好坏，直接决定了芯片能否稳定工作。

而扫描测试是指利用预先设计在芯片中的扫描链电路加上特定的测试测试激励向量进行芯片测试，来筛选功能正常芯片和定为失效位置的一种测试方式。该测试模式主要是通过将芯片中的寄存器单元串成链来实现。该寄存器链，通常称为扫描链。扫描测试向量是指一些用来配置扫描链的状态的激励。

通常利用芯片设计完成后的功能后仿真产生的电路状态信息进行扫描测试模式的电源完整性分析，这种方法只能在芯片设计周期的后期，临近投片时才能定位电源完整性的问题。往往发现有问题的时候，修改起来费时费力，很大程度影响设计进度。

技术实现要素：

本发明实施例要解决的技术问题是提供一种芯片设计处理的方法及装置，以加速芯片设计的迭代过程。

一种芯片设计处理的方法，包括：

在芯片物理设计阶段生成好时钟树后，获取每一条扫描链的信息；

根据预置的扫描模式测试向量对所述每一条扫描链进行状态配置；

根据配置后的所述每一条扫描链的状态模拟所述芯片在扫描测试模式的工作状态，进行电源完整性分析。

可选地，所述在芯片物理设计阶段生成好时钟树后，还包括：

获取所述芯片的设计数据，是从所述芯片的设计数据中获取所述每一条扫描链的信息的。

可选地，所述芯片的设计数据包括以下的一种或多种：

网表、描述芯片物理信息的设计交换格式文件、描述寄生参数的标准寄生交换格式文件和时序约束文件。

可选地，所述每一条扫描链的信息包括：扫描链连接关系和扫描链的长度。

可选地，所述扫描模式测试向量包括根据指定项目截取实际扫描测试模式下的配置向量。

可选地，所述进行电源完整性分析是在以下任一阶段进行的：

在芯片物理设计阶段生成时钟树阶段，或者在布线阶段，或者时序修复阶段。

一种芯片设计处理的装置，其中，包括：

获取模块，用于在芯片物理设计阶段生成好时钟树后，获取每一条扫描链的信息；

配置模块，用于根据预置的扫描模式测试向量对所述每一条扫描链进行状态配置；

分析模块，用于根据配置后的所述每一条扫描链的状态模拟所述芯片在扫描测试模式的工作状态，进行电源完整性分析。

可选地，所述获取模块，还用于获取所述芯片的设计数据，是从所述芯片的设计数据中获取所述每一条扫描链的信息的，所述芯片的设计数据包括以下的一种或多种：网表、描述芯片物理信息的设计交换格式文件、描述寄生参数的标准寄生交换格式文件和时序约束文件。

可选地，所述分析模块，进行电源完整性分析是在以下任一阶段进行的：在芯片物理设计阶段生成好时钟树后，或者在布线阶段，或者时序修复阶段。

一种芯片设计处理的装置，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其中，所述处理器执行所述程序时实现以下步骤：

在芯片物理设计阶段生成好时钟树后，获取每一条扫描链的信息；

根据预置的扫描模式测试向量对所述每一条扫描链进行状态配置；

根据配置后的所述每一条扫描链的状态模拟所述芯片在扫描测试模式的工作状态，进行电源完整性分析。

综上，本发明实施例提供一种芯片设计处理的方法及装置，可以加速芯片设计的迭代过程，极大地提高了芯片设计的进度。

附图说明

图1为传统测试模式的电源完整性分析的流程图。

图2为本发明实施例一的一种芯片设计处理的方法的流程图。

图3为本发明实施例的扫描链的示意图。

图4为本发明实施例的扫描链工作状态确立的示意图。

图5为本发明实施例的电源完整性分析的流程图。

图6为本发明实施例二的一种芯片设计处理的方法的流程图。

图7为本发明实施例的一种芯片设计处理的装置的示意图。

具体实施方式

传统分析方法需要在设计完成后，通过仿真得到扫描测试模式下芯片的波形文件来描述芯片的工作状态，进而分析该模式的电源完整性，如图1所示。传统方法针对一些成熟的设计，能够较好的分析和验证电源的完整性，但是对一些新的，不够成熟的设计，需要尽早的发现设计中的一些问题，比如是否存在大量的同时翻转，做到早发现，早修改，从而加速芯片设计的迭代过程，保证芯片质量和按时交付。

为了解决上述问题，本发明实施例提供一种芯片设计处理的方法及装置，通过配置特定的具有代表性测试向量给芯片中的扫描链，在芯片物理实现阶段生成时钟树时就能进行扫描测试模式电源完整性分析，加速设计的迭代。

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

实施例一

图2为本发明实施例的一种芯片设计处理的方法的流程图，如图2所示，本实施例的方法包括以下步骤：

步骤11、在芯片物理设计阶段生成好时钟树后，获取每一条扫描链的信息；

步骤12、根据预置的扫描模式测试向量对所述每一条扫描链进行状态配置；

步骤13、根据配置后的所述每一条扫描链的状态模拟所述芯片在扫描测试模式的工作状态，进行电源完整性分析。

本实施例的方法可以通过配置特定的具有代表性测试向量给芯片中的扫描链，在芯片物理实现阶段生成时钟树时就能进行扫描测试模式电源完整性分析，加速设计的迭代。

在时钟树生成后，芯片的时钟路径基本稳定，而组合逻辑路径的时序信息在后续流程中的变动对电源完整性分析影响很小，从结果对比来看，只是仿真得到的电压降(电压降，是指由于电路供电网络路径上由于电阻的大小，分的电压，直接反应了电源网络的稳定性)的数值有点区别，反映的问题区域基本一致。

通常扫描链为将寄存器都串成一条条的寄存器链，如图3所示。本方案利用这一特殊电路的工作模式，预先配置扫描模式必须传递的向量，比如扫描链自检的0011向量来确认寄存器的工作状态，如图4所示，图4为本发明实施例的扫描链工作状态确立示意图。

如图4所示的扫描链当中，测试向量按时钟周期每一个周期传递一位数据给扫描链，然后在下一个周期将这个数据传递到下一级的寄存器，这样寄存器每个周期工作状态通过所给的测试向量确定了，而其中间的组合逻辑也能根据自身的功能特点(图中所示是与门)，及前面每个周期预置的寄存器状态输出来确认它的输出结果，这样整个电路的工作状态也能确定。

寄存器中间的组合逻辑也能通过状态传递的结果，并根据各自功能的特点，推演得到一个得到和真实场景相符的工作场景，从而在以上的基于给定测试向量推演出来的电路工作状态下进行电源完整性分析。

本发明实施例的方法在芯片物理设计阶段生成好时钟树后，即可对芯片进行电源完整性分析，不需要等到芯片临近投片时才能定位电源完整性的问题，本发明实施例的方法可以在以下任一阶段进行电源完整性分析，如图5所示：

在芯片物理设计阶段生成时钟树阶段；或者

布线阶段；或者

时序修复阶段。

通过本发明实施例的方法，可以提前发现设计中存在的问题，基于指定特定工作向量，能得到导向性很强的工作状态，寄存器的状态和真实的场景基本一致，从而得到的ir(电压降)分析结果反映出的问题区域基本一致，有极高的可信度。

另外，传统分析方法作为一种验收方法，只能到接近流片时才能定位芯片设计中的问题，而本发明实施例作为一种早期的验证手段，能在物理实现早期快速精准的定位设计缺陷。同时，由于没有采用后仿波形，仿真时对内存的需求降低，仿真时间也有明显降低。

实施例二

图6为本发明实施例的一种测试芯片的方法的流程图，如图6所示，本实施例的方法包括：

步骤21、在芯片物理设计阶段生成好时钟树后，取得相关的设计数据。

如网表，描述芯片物理信息的def(designexchangeformat，设计交换格式)文件，描述寄生参数的spef(standardparasiticexchangeformat，标准寄生交换格式)文件和时序约束文件。

步骤22、从所述设计数据中获取得到设计中的一些时序信息，包含时钟，信号跳变的窗口等信息，以获取功耗计算和翻转时刻的关键信息。

步骤23、获取设计中每一条扫描链的信息，如扫描链长度、扫描链的长度、连接顺序等信息。

步骤24、根据预置的扫描测试向量分别对所述每一条扫描链进行扫描测试。

本实施例可以通过配置扫描链自检向量0011和根据不同的项目截取实际扫描测试模式下的配置向量对每一条扫描链进行扫描测试，得到两个接近真实的场景，来综合分析ir结果。

步骤25、随后进行仿真得到电源完整性仿真的结果，综合两个场景的分析结果，分析定位设计中的问题，提出修改方案，尽早解决。

实施例三

图7为本发明实施例的一种芯片设计处理的装置的示意图，如图7所示，本实施例的装置包括：

获取模块，用于在芯片物理设计阶段生成好时钟树后，获取每一条扫描链的信息；

配置模块，用于根据预置的扫描模式测试向量对所述每一条扫描链进行状态配置；

分析模块，用于根据配置后的所述每一条扫描链的状态模拟所述芯片在扫描测试模式的工作状态，进行电源完整性分析。

本实施例的装置通过配置特定的具有代表性测试向量给芯片中的扫描链，在芯片物理实现阶段生成时钟树时就能进行扫描测试模式电源完整性分析，加速设计的迭代

在一实施例中，所述获取模块，还用于获取所述芯片的设计数据，是从所述芯片的设计数据中获取所述每一条扫描链的信息的，所述芯片的设计数据包括以下的一种或多种：网表、描述芯片物理信息的设计交换格式文件、描述寄生参数的标准寄生交换格式文件和时序约束文件。

在一实施例中，所述分析模块，进行电源完整性分析是在以下任一阶段进行的：在芯片物理设计阶段生成好时钟树后，或者在布线阶段，或者时序修复阶段。

本发明实施例还提供一种芯片设计处理的装置，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其中，所述处理器执行所述程序时实现以下步骤：

在芯片物理设计阶段生成好时钟树后，获取每一条扫描链的信息；

根据预置的扫描模式测试向量对所述每一条扫描链进行状态配置；

根据配置后的所述每一条扫描链的状态模拟所述芯片在扫描测试模式的工作状态，进行电源完整性分析。

本发明实施例还提供了一种计算机可读存储介质，其存储有计算机可执行指令，所述计算机可执行指令被执行时实现所述测试芯片的方法。

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。

以上仅为本发明的优选实施例，当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。