MOM电容、MOM电容阵列及MOM电容阵列的布局和走线方法与流程

本发明涉及集成电路mom电容的版图设计技术领域，特别是涉及一种应用于高速电荷型saradc采样系统中的mom电容、mom电容阵列及mom电容阵列的布局和走线方法。

背景技术：

逐次逼近寄存器型模拟数字转换器(saradc)的分辨率一般为8位到16位，且具有低功耗、小尺寸等特点。由于具有上述特点，saradc获得了很广的应用范围，例如应用到便携式电池供电仪表、笔输入量化器、工业控制和数据信号采集器等。

由于saradc能够适应多种模拟输入方式(单级、双级、差分)，在开关、多通道应用中能保证零数据延迟，以及速度、精度适中，功耗、成本低，因此，在工业控制方面的应用尤为广泛，特别适用于测量各种物理量的传感器。例如在传感器网络中，成千上万个传感器节点由1块电池或者几平方毫米的太阳能电池供电，这就要求传感器节点面积小、成本低，并且长时间工作消耗的能量也很小，而saradc则可以满足这种应用需求。

saradc还广泛应用于医学仪器的成像系统，例如ct扫描仪、mri和x射线系统，saradc的零延迟、较高采样速率和较好dac指标的优势，保证了成像系统的高刷新速率和高成像分辨率；saradc的adc面积小、功耗低等优势在便携式医学仪器、安防安检系统应用中也得到了充分发挥。

传统的saradc根据采样系统的不同又分为电压型、电流型、阻容混合型、电荷型等，其中电荷型由于具有匹配好、功耗低等优点被广泛采用。而由于saradc的低功耗、高采样速率的要求，采样电容的容值也需要越做越小，甚至需要几ff或者零点几ff的电容。在各种电容(moscap、mim、pip，mom)结构中，只有mom电容不会增加掩模版层次，并且成本便宜，但是相关工艺厂提供的mom仿真模型都不会太小(华力55nm最小80ff以上)，无法做到高速saradc所需要的10ff左右的电容，并且电容两个极板对地的寄生无法消除。因此，在有限的版图面积下设计一种低容值、低失配误差、低寄生的单位电容且产生匹配的电容阵列，是一个设计难点。

技术实现要素：

为了解决现有技术存在的不足，本发明的目的在于提供一种mom电容、mom电容阵列及mom电容阵列的布局和走线方法，可以克服工艺的限制，减小采样电容的容值，并有效消除采样极板的寄生电容，提高电容的匹配性，提高saradc精度和采样速率。

为实现上述目的，本发明提供的mom电容，包括：中间金属层和上下屏蔽层，其中，

所述中间金属层由插指形式的上极板和下极板构成，所述下极板包围所述上极板；所述上下屏蔽层采用整片结构；所述上下屏蔽层和所述中间金属层层叠在一起，通过通孔进行连接。

进一步地，所述上极板，由多个指状排列具有预设间距的金属线条通过顶端相连于上端金属线条构成；所述下极板，由多个指状排列具有预设间距的金属线条通过底端相连于下端金属线条构成；所述上极板、所述下极板的指状排列的具有预设间距的金属线条的底端、顶端相对插入对方金属线条的预设间距之中；所述下极板最外围的金属线条包围所述上极板左右两侧最外侧的金属线条和上端金属线条，并留有引出开口。

进一步地，所述中间金属层由多层金属层由下自上依次层叠构成，其中，最上层的金属层做上极板的引出端头并直接作为电容的连出端头。

进一步地，所述最上层的金属层的上极板中间的金属线条上下串通上极板的上端金属线条并穿过下极板的引出开口，作为上极板的引出端头。

进一步地，所述中间金属层为多个且完全重叠在一起，通过对上极板的上端金属线条、下极板最外围的金属线条分别做通孔进行连接。

进一步地，所述上下屏蔽层仅与所述中间金属层的下极板最外围的金属线条做通孔进行连接。

为实现上述目的，本发明提供的mom电容阵列的布局和布线方法，采用所述的mom电容作为单位电容，包括以下步骤：

(1)以上极板和上极板左右两侧的下极板为内部走线，构成中间金属层，以采用整片结构金属作为上下屏蔽层，确定单位电容；(2)确定电容阵列的位电容和单位电容的容值，以及每一位位电容含有的单位电容的数量，并根据最高位的位电容含有的单位电容的数量，确定最高位的位电容的行数和列数；(3)对电容阵列的位电容及位电容的单位电容进行布局；(4)对电容阵列进行走线。

进一步地，确定最高位的位电容的行数的公式为：nr＝(2cn)^0.5，其中，nr为最高位的位电容的行数，cn为最高位的位电容与单位电容的容值的倍数；确定最高位的位电容的列数的公式为：nc＝cn/nr，其中，nc为最高位的位电容的列数。

进一步地，所述步骤(3)包括以下步骤：根据每一位位电容含有的单位电容的数量，并按照一个高位的位电容占用多列、多个低位的位电容占用一列的列排布的原则，对电容阵列的位电容及位电容的单位电容进行布局。

进一步地，电容阵列中剩余的空位以及电容阵列的四周采用虚拟电容进行占位，所述虚拟电容的中间金属层的中部以及左、右两侧留有走线通道。

进一步地，所述步骤(4)包括以下步骤：位于同一列的单位电容的上极板的走线相连接，并与上极板总线相连；每一位位电容中位于同一列的单位电容的下极板的走线相连接，并与下极板总线相连。

进一步地，当某一走线通道中具有多个下极板的走线时，多个下极板的走线均匀分布在走线通道上。

进一步地，单位电容的下端金属线条处加一块屏蔽金属层，并把屏蔽金属层接到单位电容的下极板电位上。

为实现上述目的，本发明提供的mom电容阵列，采用所述的mom电容阵列的布局和布线方法进行布局和布线，包括：位电容、桥接电容和虚拟电容，

所述位电容由多个单位电容组成，每一位所述位电容含有的单位电容的数量为位电容的容值与单位电容的容值的倍数。

进一步地，所述位电容，包括，第一、二、三、四、五、六、七、八、九、十位电容，其中，

第一位电容为1倍单位电容，共1行、1列；第二位电容为1倍单位电容，共1行、1列；第三位电容为1倍单位电容，共1行、1列；第四位电容为2倍单位电容，共2行、1列；第五位电容为4倍单位电容，共4行、1列；第六位电容为8倍单位电容，共8行、1列；第七位电容为16倍单位电容，共16行、1列；第八位电容为32倍单位电容，共16行、2列；第九位电容为64倍单位电容，共16行，4列；第十位电容为128倍单位电容，共16行、8列；桥接电容为2倍单位电容，共2行、1列。

本发明的mom电容、mom电容阵列及mom电容阵列的布局和走线方法，可以克服现有工艺的不足，把mom电容的失配率做的很小，并且减小电容阵列占用的版图面积，以及减小走线寄生、提高电容匹配性，满足电容阵列中单位电容、位电容的精度要求。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的mom电容的截面示意图；

图2为根据本发明的mom电容的第二、三金属层的结构示意图；

图3为根据本发明的mom电容的第四金属层的结构示意图；

图4为根据本发明的mom电容的第二、三、四金属层的通孔连接方式示意图；

图5为根据本发明的mom电容的第一、五金属层的结构示意图；

图6为根据本发明的mom电容的第一、五金属层和第二、三、四金属层的通孔连接方式示意图；

图7为根据本发明的mom电容阵列的布局和布线方法流程图；

图8为根据本发明的mom电容阵列的布局和走线方法设计的单边电容阵列的示意图；

图9为根据本发明的虚拟电容的中间金属层的结构示意图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

图1为根据本发明的mom电容的截面示意图，如图1所示，本发明的mom电容，包括由下自上依次层叠在一起的第一金属层、第二金属层、第三金属层、第四金属层和第五金属层，其中，

第二金属层、第三金属层和第四金属层，均包括：插指形式的上极板和下极板，下极板包围上极板，上极板为采样极板；

第二金属层、第三金属层不做上极板的引出端头，第四金属层做上极板的引出端头并直接作为电容的连出端头；

第一金属层、第五金属层采用整片结构，作为屏蔽层；

第一金属层、第二金属层、第三金属层、第四金属层和第五金属层最外围的金属线条做通孔进行连接。

本发明的mom电容的第一金属层、第二金属层、第三金属层、第四金属层和第五金属层上下重叠，可以确保mom电容的电容值只由同层的金属侧壁构成，从而减小电容的失配率；下极板包围上极板的设计结构，可以起到对mom电容的上极板的屏蔽作用；第一金属层、第五金属层位于mom电容的上下两端，第一金属层可以屏蔽上极板对地之间的寄生电容，第五金属层可以屏蔽上极板对其上层金属走线之间的寄生电容；第一金属层、第二金属层、第三金属层、第四金属层和第五金属层最外围的金属线条做通孔进行连接，可以加强电容的屏蔽效果。

本发明的mom电容具有应用于saradc中的dac电容阵列的低容值特点，并且带有屏蔽层结构，可以有效减小寄生电容的引入。

下面结合附图2-6，详细地阐述本发明的mom电容的具体结构。

图2为根据本发明的mom电容的第二、三金属层的结构示意图，图3为根据本发明的mom电容的第四金属层的结构示意图。如图2-3所示，本发明的mom电容的中间金属层(第二、三、四金属层)的结构如下：

上极板，由多个指状排列具有预设间距的金属线条通过顶端相连于上端金属线条构成；下极板，由多个指状排列具有预设间距的金属线条通过底端相连于下端金属线条构成；

上极板、下极板的指状排列的具有预设间距的金属线条的底端、顶端相对插入对方金属线条的预设间距之中；

下极板分为位于上极板中间的金属线条左右两侧的第一、第二下极板；

第一、第二下极板的位于上极板左右两侧最外侧的金属线条的顶端沿着上极板左右两侧最外侧的金属线条的顶端及相连的上端金属线条相对延伸并留有一引出开口，包围上极板左右两侧最外侧的金属线条和上端金属线条。

上极板的金属线条位于电容的内侧，下极板的金属线条位于电容的外侧，可以起到对电容的上极板的屏蔽作用。

本实施例中mom电容的上极板为采样极板，内部走线为上极板，在上极板做引出端头，作为电容的连出端头，从而减小寄生电容。如图2-3所示，第二、三金属层不做上极板的引出端头，而第四金属层的上极板中间的金属线条上下串通上极板的上端金属线条并穿过下极板的引出开口，作为上极板的引出端头，并且将第四金属层的上极板的引出端头直接作为电容的连出端头。第二、三金属层不做上极板的引出端头，可以减小端头对地的寄生电容。

图4为根据本发明的mom电容的第二、三、四金属层的通孔连接方式示意图，如图4所示，第二、三、四金属层完全重叠在一起，并且只在上极板上面的上端金属线条以及下极板最外围的一圈金属线条上做通孔，连接第二、三、四金属层，加强电容的屏蔽效果。

图5为根据本发明的mom电容的第一、五金属层的结构示意图，图6为根据本发明的mom电容的第一、五金属层和第二、三、四金属层的通孔连接方式示意图。如图5所示，第一、五金属层采用整片结构，作为屏蔽层，从而在电容的上下两个方向对mom电容的上极板进行屏蔽。如图6所示，第一、第五金属层仅与第二、三、四金属层的下极板最外围的一圈金属线条做通孔进行连接，可以加强电容的屏蔽效果。

本发明的mom电容的设计结构可以有效地避免上极板与其他节点之间的寄生电容。

本实施例中mom电容中的第一、二、三、四、五金属层，选定工艺允许的金属层次，金属线条的方向与纵轴平行，并且金属线条的宽度和预设间距采用工艺允许的最小值，提高电容密度，从而在不改变电容值的情况下减电容占用的版图面积。

本发明的mom电容，可以作为mom电容阵列的单位电容。单位电容的容值由电路的设计决定，具体的容值大小可以通过rcexplorer等工具提取。由于电路的功能需要，单位电容的容值远小于工艺厂商提供的最小电容值，所以本发明的mom电容利用金属层侧壁的寄生电容来产生需要的单位电容的小容值，解决了由于工艺厂商的电容模型产生的限制，在电路和版图设计上没办法使用更小的电容模型的问题，从避免了工艺的局限。

若需要更小容值的单位电容，可以调整本发明的mom电容的金属线条的根数，或者减小mom电容的中间金属层的层数(例如第二、三、四金属层仅保留第四金属层)，但是下极板最外围的金属线条包围上极板的金属线条，以及第一、五金属层作为屏蔽层的设计结构是不可以改变的。并且如果在工艺上需要使用更多的金属层，则可以在mom电容的第一、五金属层上叠加更多的屏蔽层。

优选地，当本发明的mom电容作为mom电容阵列的单位电容时，mom电容的长度和宽度应该尽量接近，以利于mom电容做成方形，从而利于mom电容阵列的布局。

图7为根据本发明的mom电容阵列的布局和布线方法流程图，如图7所示，本发明的mom电容阵列的布局和布线方法，包括以下步骤：

在步骤701，确定电容阵列的位电容和单位电容的容值，以及每一位位电容含有的单位电容的数量，并根据最高位的位电容含有的单位电容的数量，确定最高位的位电容的行数和列数。其中，电容阵列的位电容的位数高低与容值大小成正比。

该步骤中，位电容是由单位电容组成的，每一位位电容含有的单位电容的数量为位电容的容值与单位电容的容值的倍数，该倍数为整数倍。确定最高位的位电容的行数的公式为：nr＝(2cn)^0.5，其中，nr为最高位的位电容的行数，cn为最高位的位电容与单位电容的容值的倍数；确定最高位的位电容的列数的公式为：nc＝cn/nr，其中，nc为最高位的位电容的列数。

该步骤中，可以通过最高位的位电容的行数，确定电容阵列的行数，并且优选地，组成电容阵列的电容的总数不超过2倍的最高位的位电容中单位电容的数量。

在步骤702，根据每一位位电容含有的单位电容的数量，并按照一个高位的位电容占用多列、多个低位的位电容占用一列的列排布的原则，对电容阵列的位电容及位电容的单位电容进行布局。

该步骤中，优选地，按照列对称的方式，将每一位位电容及其单位电容分别排布在电容阵列的两侧，以及按照位电容的位数高低，将高位的位电容及其单位电容排布在低位的位电容及其单位电容的外侧。

该步骤中，进行位电容及其单位电容的布局后，电容阵列中剩余的空位以及电容阵列的四周采用虚拟(dummy)电容进行占位。优选地，当电容阵列中的某一列中同时出现单位电容和虚拟电容(不包括电容阵列的四周的虚拟电容)时，单位电容位于临近上、下极板总线的一侧。

该步骤中，优选地，进行位电容的单位电容布局时，单位电容的方向一致，金属线条沿纵轴方向，单位电容的间距一致，且单位电容的间距作为信号线的走线通道，能至少满足两条最低宽度的走线的要求。

优选地，为了提高电容的匹配性，同时不占用过多的版图面积，左、右相邻的两个单位电容的间距形成的走线通道中最多容纳两条走线。

上述的电容阵列的布局方式既可以增进电容的匹配性，又可以减小电容的梯度误差。

在步骤703，对电容阵列进行走线：位于同一列的单位电容的上极板的走线相连接，并与上极板总线相连；每一位位电容中位于同一列的单位电容的下极板的走线相连接，并与下极板总线相连。

该步骤中，位于同一列的单位电容的上极板的走线方式为：上、下相邻的电容的上极板的中间的金属线条直接相连，并且距离上极板总线最近的单位电容的上极板的中间的金属线条直接与上极板总线相连。

该步骤中，每一位位电容中位于同一列的单位电容的下极板的走线方式为：上、下相邻的电容的下极板的右侧(也可以选择左侧)的金属线条直接相连，并且距离下极板总线最近的单位电容的下极板的右侧的金属线条沿着右侧的走线通道，与下极板总线相连。优选地，当某一走线通道中具有多个下极板的走线时，多个下极板的走线均匀分布在走线通道上。

本发明的mom电容阵列的布局和走线方法，按照列对称的方式进行布局，并且单位电容尽量位于靠近总线的一侧，可以保证电容到总线的走线长度最短，从而会有效减小寄生电容的引入，提高电容的充放电效率。

下面结合具体的实施例，详细地阐述本发明的mom电容阵列的布局和走线方法。

本实施例将本发明的mom电容阵列的布局和走线方法，应用到saradc中采样电容阵列的版图设计之中。由于saradc中的dac电容阵列pn两路完全对称，因此设计dac电容阵列时，只需先采用本发明的mom电容阵列的布局和走线方法对dac电容阵列中的某一路的单边电容阵列进行布局和走线，再将该某一路的单边电容阵列布局和走线对称到另一路的单边电容阵列上。当然，本发明的mom电容阵列的布局和走线方法，不仅局限于10位的saradc中采样电容阵列的版图设计，还适用于8到12位的saradc中采样电容阵列的版图设计。

图8为根据本发明的mom电容阵列的布局和走线方法设计的单边电容阵列的示意图。下面参考图8，详细地阐述采用本发明的mom电容阵列的布局和走线方法对dac电容阵列中的某一路的单边电容阵列进行设计的过程。

首先，确定电容阵列的位电容和单位电容的容值，以及每一位位电容含有的单位电容的数量。下表为该某一路的单边电容阵列的位电容的容值(10位精度)，其中，c3为桥接电容，cu为单位电容，ci(1≤i≤11，i≠3)为电容阵列的位电容，当i＜3时，为第i位位电容，当i＞3时，为第i-1位位电容：

其次，根据公式nr＝(2cn)^0.5，以及nc＝cn/nr，确定最高位位电容的行数和列数。由于nr＝(2*128)^0.5＝16，nc＝cn/nr＝128/16＝8，因此最高位位电容c11的行数为16、列数为8。通过最高位位电容的行数，确定电容阵列的行数，并且为了避免电容阵列布局的过长或过宽而引起的电容的梯度误差，电容阵列尽量做成方形。

然后，按照一个高位的位电容占用多列、多个低位的位电容占用一列的列排布的原则，进行电容阵列的位电容及位电容的单位电容的布局，并且最好按照列对称的方式，将每一位位电容及其单位电容分别排布在电容阵列的两侧，以及按照位电容的位数高低，将高位的位电容及其单位电容排布在低位的位电容及其单位电容的外侧。如图8所示，

c11为128倍单位电容，共16行、8列，分别位于电容阵列的左右两侧，具体为电容阵列中的第2、3、4、5、15、16、17、18列，第2-17行；

c10为64倍单位电容，共16行，4列，分别位于电容阵列的左右两侧，具体为电容阵列中的第7、8、13、14列，第2-17行；

c9为32倍单位电容，共16行、2列，位于电容阵列的中部靠左，具体为电容阵列中的第9、10列，第2-17行；

c8为16倍单位电容，共16行、1列，位于c9右侧，具体为电容阵列中的第10列，第2-17行；

c7、c6、c5、c4共15倍单位电容，位于c8右侧，其中，c7为8倍单位电容，共8行、1列，具体为电容阵列中的第11列，第9-16行，c6为4倍单位电容，共4行、1列，具体为电容阵列中的第11列，第5-8行；c5为2倍单位电容，共2行、1列，具体为电容阵列中的第11列，第3、4行；c4为1倍单位电容，共1行、1列，具体为电容阵列中的第11列，第2行；

c3、c2、c1共4倍单位电容，位于c7、c6、c5、c4右侧，其中，c3为2倍单位电容，共2行、1列，具体为电容阵列中的第12列，第3、4行；c2为1倍单位电容，共1行、1列，具体为电容阵列中的第12列，第5行；c1为1倍单位电容，共1行、1列，具体为电容阵列中的第12列，第2行。

在电容阵列中的剩余的空位以及电容阵列的四周填入虚拟电容，从而保证所有单位电容周边环境一致性，此时单位电容和虚拟电容一同构成18行、19列的电容阵列。如图8所示，虚拟电容位于第1、19列，第1-18行；第2-17列，第1、18行；第12列，第6-17行；第11列，第17行。

如图8所示，上、下极板总线位于电容阵列的下侧，各单位电容的上、下极板的连线需要与上、下极板总线相连，因此为减小电容的走线长度，c1、c2、c3等位电容中的单位电容靠近电容阵列的下侧布局，而与单位电容位于相同列的虚拟电容靠近电容阵列的上侧布局。

最后，基于电容阵列的布局，对电容阵列中的位电容的上、下极板的连线与上、下极板总线相连。本实施例中的单位电容为本发明的mom电容。

位电容的上极板走线的方式为：位于同一列的单位电容的上极板的引出端头直接相连，并且距离上极板总线最近的单位电容的上极板的引出端头直接与上极板总线相连。如图8所示，

c8、c9、c10、c11上极板的走线为单位电容的上极板的引出端头相连，并下拉到上极板总线上。

c4、c5、c6、c7上极板的走线为单位电容的上极板的引出端头相连，并下拉到上极板总线上；

c1、c2、c3上极板的走线为单位电容的上极板的引出端头相连，并下拉到上极板总线上。

位电容的下极板走线的方式为：每一位位电容中位于同一列的单位电容的下极板的右侧的金属线条相连接，并且距离下极板总线最近的单位电容的下极板的右侧的金属线条沿着右侧的走线通道，与下极板总线相连。如图8所示，

c9、c10、c11下极板的走线为单位电容的下极板的右侧的金属线条相连接，并沿着右侧的走线通道下拉到下极板总线上。

c8下极板的走线为单位电容的下极板的右侧的金属线条相连接，并沿着右侧的走线通道的边缘下拉到下极板总线上。

c6、c7下极板的走线为单位电容的下极板的左侧的金属线条相连接，并沿着左侧的走线通道下拉到下极板总线上，且两条下极板的走线均匀分布在走线通道上。

c4、c5下极板的走线为单位电容的下极板的右侧的金属线条相连接，并沿着右侧的走线通道下拉到下极板总线上，且两条下极板的走线均匀分布在走线通道上。

c2、c3下极板的走线为单位电容的下极板的右侧的金属线条相连接，并沿着右侧的走线通道下拉到下极板总线上，且两条下极板的走线均匀分布在走线通道上。

c1下极板的走线为单位电容的下极板的右侧的金属线条相连接，并沿着右侧的走线通道的边缘下拉到下极板总线上。

在本实施例中，为了减少上极板走线对地的寄生电容，可以在每个单位电容的下端金属线条处加一块屏蔽金属层，并把该屏蔽金属层接到该单位电容的下极板电位上。此时，上、下相邻的两个单位电容的间距，要大于上极板走线。

在本实施例中，由于位电容的上、下极板的走线会穿过虚拟电容，因此，虚拟电容的中部以及左、右两侧应留有走线通道。图9为根据本发明的虚拟电容的中间金属层的结构示意图。如图9所示，虚拟电容的中间金属层的中部以及左、右两侧留有走线通道。而虚拟电容的中间金属层的其余结构、虚拟电容的屏蔽层的结构以及各金属层之间的层次关系、连接关系等和单位电容基本一致。当然，虚拟电容的屏蔽层的中部以及左、右两侧也应留有走线通道。

完成电容阵列的布局和走线之后，利用rcexplorer工具提取出每个单位电容的寄生参数，通过提取的寄生参数可以确定电容和走线的匹配精度，分析各位电容精度是否满足要求，对电容阵列的布局和走线进行校正处理。

本发明的mom电容、mom电容阵列及mom电容阵列的布局和走线方法，可以克服现有工艺的不足，把mom电容的失配率做的很小，并且减小电容阵列占用的版图面积，以及减小走线寄生、提高电容匹配性，满足电容阵列中单位电容、位电容的精度要求。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。