专利名称：减少寄生电容的mos晶体管及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，并且更具体地涉及能够减小源/漏结寄生 电容的MOS晶体管，及其制造方法。
背景技术：
随着半导体工艺和集成电路设计技术的发展，芯片的特征尺寸越来越小，集成度 越来越高。为了保证电路的工作速度或者提高它的速度，要求减小电路的寄生电容。寄生 电容的来源很多，例如金属线之间的寄生电容，多晶硅之间的寄生电容，多晶硅和基底之间 的寄生电容，等等。在众多寄生电容中，晶体管源、漏与阱之间的寄生电容占较大比例。在标准的CMOS工艺中，NMOS (PMOS)晶体管制作在ρ (η)阱中，它的源、漏被阱完全 包围。源、漏的掺杂类型和阱相反，因此在源和阱之间、漏和阱之间形成了 Pn结。一般的， 在电路正常工作时，源结和漏结反偏，当源极和漏极的电压发生变化时，电容将充电或者放 电，当晶体管工作在频率较高的状态时，寄生电容的充放电将影响晶体管的高频特性。同 时，基底的噪声将沿着寄生电容传递给晶体管，噪声还可以通过基底与各个寄生电容形成 的回路向电路的各个支路传递，严重影响电路的性能。因此，需要一种减少寄生电容的MOS晶体管。
发明内容
针对背景技术中的上述问题，本发明提供一种减少寄生电容的MOS晶体管及其制 造方法。通常，在标准CMOS工艺中，为了调整器件的阈值电压和防止源漏穿通，阱的掺杂 浓度较高，导致源结和漏结耗尽层宽度较小。单位面积耗尽层电容公式如下C丨=^，其中，&为耗尽层电容，ε s为耗尽层所在材料的介电常数，W为耗尽层宽 度，由上述公式，随着耗尽层宽度的减小，单位面积耗尽层电容增加。因为源、漏的掺 杂浓度通常远高于阱的掺杂浓度，所以耗尽层宽度主要由阱的掺杂浓度决定，阱的掺杂浓 度越高，耗尽层宽度越小，即寄生电容越大。基于此，根据本发明的一个实施例，提供了一种MOS晶体管，其特征在于，该晶体 管的至少一部份源和/或至少一部分漏位于所述MOS晶体管的阱之外。在该实施例中，MOS晶体管的至少一部分源和/或至少一部分漏位于所述MOS晶 体管的高掺杂浓度阱之外，即MOS晶体管的至少一部分源和/或至少一部分漏位于低掺杂 浓度区域。因此，和标准CMOS工艺相比，源结和漏结的寄生电容较低。根据本发明的另一个实施例，提供了一种制造MOS晶体管的方法，包括在半导体 基底中形成阱、位于该阱上的栅堆栈、源和漏，其特征在于，该源的至少一部分和/或该漏 的至少一部分形成于该阱之外。
通过使用本发明提供的MOS晶体管及其制造方法，可以减小源结、漏结寄生电容， 从而提高器件的高频特性。并且源、漏之间仍然保留了高掺杂浓度阱，因此MOS晶体管的阈 值电压、漏电流、防止源漏穿通等电学特性基本不变。
通过阅读以下结合附图对非限定性实施例的描述，本发明的其它目的、特征和优 点将变得更为明显和突出。图1为根据本发明的一个实施例的MOS晶体管10的结构示意图；图2为图1所示的MOS晶体管10的一个具体实施例；图3为图2所示的MOS晶体管20的一个实施例；图4为根据本发明的一个实施例的集成电路中的MOS晶体管50的结构示意图；图5为根据本发明的一个实施例的MOS晶体管相串联的结构示意图；图6a_6c为根据本发明的又一个实施例的制造MOS晶体管20的方法的步骤示意 图；图7a_7d为根据本发明的又一个实施例的制造MOS晶体管30的方法的步骤示意 图。其中，相同或相似的附图标记表示相同或相似的步骤特征/装置(模块)。
具体实施例方式以下结合附图对本发明进行详细描述。图1为根据本发明的一个实施例的MOS晶体管10的结构示意图。图1所示的MOS 晶体管10包括基底102，源104，漏106，阱108和栅堆栈110。如图所示，源104和漏106的一部分1041、1061位于阱108中，其余部份1042、1062 位于阱108外、基底102中。通常，源、漏的掺杂浓度远高于阱、基底的掺杂浓度，因此，源、漏和阱、基底之间形 成的pn结可以近似为单边突变结。基于此，源104的一部分1041和漏106的一部分1061 与阱108之间形成的耗尽层宽度W2、源104的其余部份1042和漏106的其余部份1062与 基底102之间形成的耗尽层宽度W1分别如下所示
权利要求
1.一种MOS晶体管(10，20，30)，其特征在于所述MOS晶体管的至少一部分源(104， 204,304)和/或至少一部分漏(106，206，306)位于所述MOS晶体管的阱(108，208，308)之外。
2.根据权利要求1所述的MOS晶体管00，30)，其特征在于所述阱(208，308)位于所 述源(204，304)和所述漏(206，306)中间，并且与所述源和所述漏邻接。
3.根据权利要求2所述的MOS晶体管(20)，包括 一种导电类型半导体基底O02)；与所述半导体基底导电类型相同的阱008)，位于所述半导体基底中； 与所述半导体基底导电类型相反的源(204)和漏006)，位于所述半导体基底中，分别 位于所述阱的两侧，并且与所述阱邻接；以及栅堆栈结构010)，包括栅介质层和栅极层，位于所述阱上， 其中，所述一种导电类型为η型或者ρ型。
4.根据权利要求2所述的MOS晶体管(30)，包括 一种导电类型半导体基底(302)；与所述半导体基底导电类型相反的掺杂区域(312)，位于所述半导体基底中； 与所述半导体基底导电类型相反的阱(308)，位于所述半导体基底中； 与所述半导体基底导电类型相同的源(304)和漏(306)，位于所述掺杂区域中，分别位 于所述阱的两侧，并且与所述阱邻接；以及栅堆栈结构(310)，包括栅介质层和栅极层，位于所述阱上，其中，所述掺杂区域的掺杂浓度低于所述阱的掺杂浓度，所述一种导电类型为η型或 者P型。
5.根据权利要求1至4中任一项权利要求所述的MOS晶体管(10，20，30，40)，其特征 在于还包括浅沟槽隔离(414)。
6.一种制造MOS晶体管(10，20，30)的方法，包括在半导体基底(102，202，302)中形 成阱(108，208，308)，源(104，204，304)和漏(106，206，306)，以及在所述阱上形成栅堆栈 (110，210，310)，其特征在于所述源的至少一部分和/或所述漏的至少一部分形成于所述 阱之外。
7.根据权利要求6所述的方法，其特征在于所述阱(208，308)形成于所述源(204， 304)和所述漏006，306)中间，并且与所述源和所述漏邻接。
8.根据权利要求7所述的方法，包括以下步骤在一种导电类型半导体基底Ο02)中形成与其导电类型相同的阱Ο08)； 形成栅堆栈结构010)，其包括栅介质层和栅极层，并且位于所述阱上；以及 在所述半导体基底中形成与其导电类型相反的源(204)和漏006)，所述源和漏分别 位于所述阱的两侧，并且与所述阱邻接，其中，所述一种导电类型为η型或者ρ型。
9.根据权利要求7所述的方法，包括以下步骤在一种导电类型半导体基底(302)中形成与其导电类型相反的掺杂区域(312)； 在所述半导体基底中形成与所述半导体基底导电类型相反的阱(308)； 形成栅堆栈结构(310)，包括栅介质层和栅极层，位于所述阱上；以及在所述掺杂区域中形成与所述半导体基底导电类型相同的源(304)和漏(306)，分别 位于所述阱的两侧，并且与所述阱邻接，其中，所述掺杂区域的掺杂浓度低于所述阱的掺杂浓度，所述一种导电类型为η型或 者P型。
10.根据权利要求6至9中任一项权利要求所述的方法，其特征在于还包括在所述半 导体基底(102，202，302)中形成浅沟槽隔离(414)。
全文摘要
根据本发明的一个实施例，提供了一种MOS晶体管，其特征在于，该晶体管的至少一部份源和/或至少一部分漏位于所述MOS晶体管的阱之外，即MOS晶体管的至少一部分源和/或至少一部分漏位于低掺杂浓度区域。因此，和标准CMOS工艺相比，源结和漏结的寄生电容较低。
文档编号H01L29/06GK102110711SQ20091024730
公开日2011年6月29日 申请日期2009年12月28日 优先权日2009年12月28日
发明者付文, 李 杰, 赵立新 申请人:格科微电子(上海)有限公司